2023 Fiscal Year Annual Research Report
Development of one-chip complementary inverters using SiC lateral super-junction power MOSFETs
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22H01540
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| Allocation Type | Single-year Grants |
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| Research Institution | University of Tsukuba |
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Principal Investigator |
矢野 裕司 筑波大学, 数理物質系, 准教授 (40335485)
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| Co-Investigator(Kenkyū-buntansha) |
岩室 憲幸 筑波大学, 数理物質系, 教授 (50581203)
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| Project Period (FY) |
2022-04-01 – 2026-03-31
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| Keywords | SiC / MOSFET / 超接合 / 相補型インバータ / しきい値電圧変動 |
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| Outline of Annual Research Achievements |
本研究では、SiCを用いた横型構造の低抵抗p型超接合(SJ)パワーMOSFETの開発と、n型素子と併せてモノリシックに形成したワンチップ相補型電力変換器の実現を目指している。2023年度は更なるオン抵抗低減のための構造検討と、低抵抗化した横型超接合pMOSFETの寄生容量の検討、および相補型動作時を想定したゲート駆動におけるしきい値電圧(Vth)変動に関する研究を行った。
・従来構造ではピラー部がチャネル部を覆っているため、チャネル断面積の半分が導通に寄与できていなかった。この部分を活用するため、ピラーを全部あるいは一部を埋め込んだ形状を考案した。しかし、一部の構造ではオン抵抗は微減するものの耐圧が低下し、性能指数の向上は見られなかったため、表面にピラーを形成する従来の構造が最適であることが分かった。また、ピラーの角度をつけることで耐圧およびマージンの向上が見られることが判明した。
・オン抵抗が低減できるSJ構造では寄生容量の増大によるスイッチング損失の増大が懸念されるため、寄生容量の評価を行った。空乏層の広がり方とゲート・ドレイン間容量(Cgd)の関係、特にドレイン電圧増加に伴いCgdが低下した後に増大する現象をTCADにより明らかにした。また、導通損失とスイッチング損失の和を評価する高周波FOM(Ron・Qgd)を導入し、SJにより低減できることを明らかにした。
・相補型インバータではp型とn型を同時に駆動するため、例えば±20Vのようなゲート電圧を用いることになる。まずはn型素子のVth変動を調査した。ゲートオフ電圧が大きくなるほど酸化膜での電子捕獲による正のVth変動が大きくなることが判明した。また、スイッチング周波数、パルス立上り・立下り時間、デューティ比などの依存性から、Vth変動はパルスの立上り時に発生していることを明らかにするとともに、変動メカニズムを提案した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
実際のプロセスを考慮した設計における限界性能の見極めることができたことに加え、作製の際のプロセスばらつきを考慮した素子設計ができた。高純度半絶縁性4H-SiCへのイオン注入を行うためのプロセスフローを作成し、実デバイスの要素部分の作製準備を進めている。横型SJ構造により実動作時に全体の損失を低減可能なことを明らかにできたので、本構造のデバイスが実現した際のメリットを明確にすることができた。ただし、長時間動作させた際のしきい値電圧変動という新たな課題が明らかとなった。このメカニズムを明らかにする必要があることに加え、この対応策を検討する必要がある。本研究を進める過程で新たな知見を得ることができ、総合的にはおおむね順調に進展していると判断した。
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| Strategy for Future Research Activity |
TCADで設計した構造作製に向け、まず高純度半絶縁性4H-SiC基板へのイオン注入によるn型、ｐ型の基礎的なドーピング特性を明らかにする。そこで得た特性を基に最適構造実現のためのイオン注入条件を確定し、さらにピラー構造の微細パターン形成技術を構築する。これらは研究室の設備と学内外の共同設備もしくは一部プロセスの外注により進める。実素子作製と併せ、TCADによる諸特性のシミュレーションを継続する。
相補型インバータ動作時に必須となる正負のゲートAC電圧（バイポーラAC）印加におけるしきい値電圧変動は重要な課題となるが、これは相補型インバータに限らず通常のパワーMOSFETにおいても重要な課題である。このため、引き続きｎ型、ｐ型素子にバイポーラACストレスを印加した際のしきい値電圧変動の現象を調査し、そのメカニズムを明らかにするとともに、変動低減の指針提案を目指す。
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