2023 Fiscal Year Annual Research Report
Precise Control of Ge Nanosheet Channel Structure and Investigation of Carrier Transport through vdW Contacts
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23H01474
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| Allocation Type | Single-year Grants |
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| Research Institution | National Institute of Advanced Industrial Science and Technology |
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Principal Investigator |
張 文馨 国立研究開発法人産業技術総合研究所, エレクトロニクス・製造領域, 主任研究員 (30796834)
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| Co-Investigator(Kenkyū-buntansha) |
齊藤 雄太 東北大学, グリーンクロステック研究センター, 教授 (50738052)
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| Project Period (FY) |
2023-04-01 – 2026-03-31
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| Keywords | Ge / Bi2Te3 / vdW接合 / GeOI / 接触抵抗 |
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| Outline of Annual Research Achievements |
本研究では、高度な選択エッチング技術、転写技術及びvan der Waals(vdW)コンタクト形成技術を駆使し、極薄Ge(111)ナノシートチャネルトランジスタの超高性能化の設計指針を提案する。初年度は、独自に開発した転写・貼り合わせ技術を用いて、Ge(111)層を絶縁膜上への転写を試みた。これによって、膜厚は100 nm以下の（１１１）Ge on Insulator（GeOI）構造の作製を成功した。また、Te系層状物質(X2Te3, X=Sb, Bi))/Ge界面の形成もスパッタリング法で試みた。その結果、Sb2Te3/Ge界面ではGexSbyTezの反応物（層状結晶なし）が生成しやすいのに対して、Bi2Te3/Ge界面には擬似vdW界面が形成することが分かった。この擬似vdW界面は400度での熱処理後も維持され、Bi2Te3/Ge接合は熱的安定性が高いことが判明した。コンタクト材料として、CMOSプロセスに適用可能である。さらに、Bi2Te3/Geのショットキーダイオードを作製し、電流-電圧特性の温度依存性評価により接合界面に形成されるエネルギー障壁高さを算出したところ、n型Geとのエネルギー障壁はわずか0.1eV以下（一般金属は0.5eV以上）であることがわかった。金属直接界面でn型Ge世界最小記録に達成した。これはn型Ge側のフェルミレベルピンニングの解消を示唆され、高性能n型Geトランジスタの実現に期待できる。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
一般的にGe表面は酸化しやすい、その酸化物は極めて不安定であることが知られていた。今回、独自で開発したスパッタ加熱成膜技術を用いることで、Ge上にBi2Te3層状結晶膜の形成に成功した。成膜後400度の熱処理を追加することで、GeとBi2Te3界面に形成したGe、 O、Bi、Teを含めた反応物を除去することができたと考えられる。これによって、Bi2Te3/Ge擬似vdW界面の形成はできた。界面反応(特にGeに対して)は一般的に避けられないものが、今回は反応したにも関わらず、熱処理によって綺麗な界面が形成されてエネルギー障壁も低くなる点が非常に興味深い発見である。n型Geトランジスタでは金属電極/Ge間で界面準位や界面状態などの影響でフェルミレベルピンニングが生じ、高抵抗コンタクトをもたらすのが大きな課題であった。今回の発見について、コンタクト課題の打開策の一つにもなると期待できる。現時点で、特許出願や学会発表を検討しており、その後論文発表する計画である
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| Strategy for Future Research Activity |
Bi2Te3/Geに擬似vdW界面が形成できたおかげで、n型Geとのエネルギー障壁が大幅に低減できることがわかった。これから、Bi2Te3/Ge間の接触抵抗を正確に算出する計画である。半導体と金属電極間のコンタクト抵抗の算出は一般的には、距離を変えた複数金属電極対から電流-電圧特性を測定し、TLM法により計算する。しかし、TLM法は基本的に寄生抵抗を考慮しない手法で、１E-7 Ω-cm2以下のコンタクト抵抗率を算出する際に大きな誤差が生じる。本研究では、すでに作製したGe-on-insulator(GeOI)構造を用いて、4端子Bi2Te3 電極構造を形成し、寄生抵抗を抑制できるrefined TLM (RTLM)モデルでBi2Te3とGe間の接触抵抗率を計算する。Bi2Te3の層数、組成の影響を調べることで、Bi2Te3/Ge擬似vdW接合界面における1e-8 Ω-cm2以下の接触抵抗率の達成を試みる。また、Bi2Te3コンタクトを有するGe MOSFETを作製し、性能評価によるBi2Te3コンタクトの優位性を明らかにする。さらに、低温(~77 K)でのデバイス性能評価や接触抵抗評価も計画している。擬似vdW接合界面における電子状態の解明には、硬X線光電子分光法(HAXPES)や第一原理計算による電子構造計算を実施する。
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