2012 Fiscal Year Annual Research Report
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24246064
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Grant-in-Aid for Scientific Research (A)
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| Research Institution | Waseda University |
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Principal Investigator |
後藤 敏 早稲田大学, 理工学術院, 教授 (10367170)
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| Project Period (FY) |
2012-04-01 – 2015-03-31
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| Keywords | 画像圧縮 / スーパハイビジョン / エンコーダ / デジタル回路設計 / LSI |
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| Research Abstract |
スーパハイビジョン(7680x4320@60fps)は現在のハイビジョン（1920ｘ1080@30fps）に比べ16倍の画素数と2倍のフレーム数を扱うこととなり、スループットでは32倍の速度向上を図る必要がある。特に、エンコーダにおいては、演算量は100倍以上、メモリバンド幅も50～100倍となり、現在までに開発された技術の延長では、高スループットを保証した下で、１チップで実現することは不可能である。本提案では、300MHzで8kx4k@60fpsを動作させ、エンコード可能な１チップLSIが実現できることを目標に、アルゴリズムから回路実装までの研究を行った。本年度は以下の成果を得た。
H.264とHEVCの両者に適用可能な動き予測IMEアルゴリズム(AASRA)を開発し、22％～
49％の演算量削減を行った。ハードウエアに向いたアルゴリズムであり、回路設計を開始し、EVCのイントラ予測機能においては、エンコーダは最適な符号のモード選択のために、RDO（レートデストーションの最適化）を使用している。本研究ではハードウエア化に適し,約30％の計算時間を削減できるRDOアルゴリズムを開発した。HEVCのイントラ予測に対して、レベルとモードフィルタリングに基づくアルゴリズムを開発し、約55%の演算量削減を行った。現在、アーキテクチャ設計を完了し、回路設計中である。イントラ予測のモード判定に関して、オールゼロブロックの検出を行うことで高速化 を行い、エンコーダの計算量を53%～73%削減した。また、DRAMインターフェイスに関して、DRAMと動画エンジン間のデータ転送量削減のために、データ圧縮手法を新たに考案し、従来法と比べて、約13%のデータ量を削減した。
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| Current Status of Research Progress |
Current Status of Research Progress
1: Research has progressed more than it was originally planned.
Reason
本年度は計算機シミュレーションより最適なアルゴリズムとアーキテクチャ設計を行うことを目標として進め、当初の目的は達成した。QFTV(4kx2k)に対して、メモリバンド幅を従来技術と比較して、60%削減できる方式を提案してきたが、スーパハイビジョン(8kx4k)では、QFTVに比べて4倍の高スループットを保ちながら、更に50%削減する方式を考案せねばならない。そこで、以下の２つの大きな課題を解決し、メモリバンド幅を削減した高性能予測エンジンの開発を行った。
(1)メモリバンド幅を削減した高性能動き予測エンジンの開発
階層的探索手法を提案し、解決を図ることを考えた。階層的探索手法では、粗いピクセルから細かいピクセルレベルまでの階層的なサンプル画像を用意し、MEを段階的に実行することで、高速な処理が可能となる。具体的には（A)各階層における参照サンプル画像のデータの依存性と異なる階層間のデータの依存性を考慮して、参照サンプル画像の最適化を図る。DRAMには最適化されたデータを格納することで、約60%のメモリバンド幅削減が可能であった。（B)演算量とメモリバンド幅を更に削減するために、各階層に演算の打ち切り（ターミネート）手法を導入した。（C)小さな動きの画像や複雑な画像をもつフレームはレベル０の探索を、大きな動きのあるフレームは高位レベルの探索を行い、予測手法を導入することで、各階層での演算を早めに打ち切れることが可能となった。（D)フレームレベルの並列化を導入して高速化を図り、各エンジンは１フレームを処理する。フレーム間で探索範囲の共有化を行うことにより、MEに必要なバンド幅を約70%削減できた。
以上の方法を導入し、双方向探索に必要なクロックは、１マイクロブロック当り、150クロックサイクルで処理可能であり、300MHzで8kx4k@60fpsが可能となった。
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| Strategy for Future Research Activity |
8kx4kエンコーダの最も高性能なハードウエアを必要される動き予測エンジン(ME)処理 について機能設計と論理回路設計を行い、60fpsで実行可能なLSIチップを試作する。ここでのMEの研究課題は、複数コアを使用するために、フレーム並列を効率良く実行する制御回路の実現手法、多数のGOP(Group of Picture)の効率的同期スケジューリング手法、効果的なメモリキャッシング手法（１レベル又は２レベル）である。またこれらの課題を解決することで、動き予測におけるメモリバンド幅を従来比で約50%まで削減することである。ゲート回路設計、テスト設計を行い、バックエンド設計を行い、テープアウトを完了させ、チップの製造を行い、FPGA評価ボードで動作と機能を評価する。目標としている性能は300MHzのクロックで稼働させ、２Gピクセル/秒のスループット（7860ｘ4320@60fps）が動き予測処理で保証されることである。
その後、8kx4kエンコーダの全体の機能設計、論理回路設計を行い、60fpsで実行可能なLSIチップを試作する。ここでの主要な研究課題は、25年度の開発した動き予測（ME）エンジンをコアとして、①適応型２値算術符号（CABAC）、②イントラ予測、③デブロッキングフィルター、④量子化処理へのフレーム並列化による高速化技術であり、これらの技術を開発することで、エンコーダLSIを300MHzのクロックで稼働させ、2Gピクセル/秒の性能が保証されること（7860ｘ4320@60fps）である。
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