2013 Fiscal Year Annual Research Report
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24246064
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| Research Institution | Waseda University |
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Principal Investigator |
後藤 敏 早稲田大学, 理工学術院, 教授 (10367170)
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| Project Period (FY) |
2012-04-01 – 2015-03-31
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| Keywords | 画像圧縮 / スーパハイビジョン / エンコーダ / デジタル回路設計 / LSI |
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| Research Abstract |
スーパハイビジョン(7680x4320@60fps)は現在のハイビジョン（1920ｘ1080@30fps）に比べ16倍の画素数と2倍のフレーム数を扱うこととなり、スループットでは32倍の速度向上を図る必要がある。特に、エンコーダにおいては、演算量は100倍以上、メモリバンド幅も50～100倍となり、現在までに開発された技術の延長では、高スループットを保証した下で、１チップで実現することは不可能である。本提案では、300MHzで8kx4k@60fpsを動作させ、エンコード可能な１チップLSIが実現できることを目標に、アルゴリズムから回路実装までの研究を行った。本年度は、エンコーダの性能を決める主要な機能である、イントラ処理、動き予測処理、DRAMインターフェイスに関して、アルゴリスムとアーキテクチャの研究を行い、エンコーダの性能である(7680x4320@60fps)を画質を保証して実行できることを確認した。
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| Current Status of Research Progress |
Current Status of Research Progress
1: Research has progressed more than it was originally planned.
Reason
（１） イントラ処理
8k UHDTV向けのイントラ予測に対するアルゴリズムを開発し、とキーとなる機能（高速 RDO処理、予測方向の絞り込み、予測処理 )のハードウエア設計を行った。 Hadamard Transform Absolute Differenceベースのコストを用いることで、ブロックサイズを5種類から2種類に絞り込み、予測方向を３４から９に絞り込む方法を開発した。この結果、平均符号量の増加率は2.5％未満であり、シミュレーションによる時間でも50％以上の高速化を達成した。
（２）8K UHDTV (7680x4320@48fps)を実行できる動き予測処理処理に対して、IME（整数動き予測）とFME（小数動き予測）のアルゴリズムとアーキテクチャを開発した。IMEはサーチ領域を縦±211、横±106の範囲に設定し、PSNRもJMとほぼ同じ値を保ち1.59Gpixel/sで実行できることをチップ試作により確認した。チップは40nm/1.1Vで試作し、ロジック1639Kゲートとメモリ552KBであった。FMEはアルゴリズムとそのアーキテクチャを開発した。チップは65nm/1.2Vで試作し、回路規模は1183Kゲート（ロジック）と19.2KB（SRAM）であり、消費電力は198.6mW、0.2nJ/pixelであった。
（３） DRAMインターフェイス
RAMとエンコーダエンジン間のデータ通信量を削減のために、DPCMに基づく高効率なロスレスなデータ圧縮法を考案した。データ通信量は約57％削減でき、データ圧縮率は2.49であった。8kx4k@30fpsのエンコーダを実現するに必要な論理回路は、54.2Kゲート（コンプレッサ）と46.0Kゲート（デコンプレッサ）の回路であった。
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| Strategy for Future Research Activity |
エンコーダを構成する他のコンポーネントのアルゴリズムとアーキテクチャの研究を行うことと、本方式に基づく全体のエンコーダ全体の性能 (7680x4320@60fps)を検証することである。他のコンポーネントとは、イントラ予測でのモード選択、高速RDO処理、インターループフィルター、CABAC, 変換・逆変換と量子化・逆量子化（(T/T-1)(Q/Q-1)）であり、今年度の成果を加えて、コンポーネントの研究を終了し、統合することにより、エンコーダの１チップの設計を行い、性能が満足できるかを検証する。
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