2012 Fiscal Year Annual Research Report
原子レベル平坦界面トランジスタのゲート絶縁膜リーク電流の高精度統計的解析
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24360129
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| Research Category |
Grant-in-Aid for Scientific Research (B)
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| Research Institution | Tohoku University |
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Principal Investigator |
須川 成利 東北大学, 大学院・工学研究科, 教授 (70321974)
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| Project Period (FY) |
2012-04-01 – 2015-03-31
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| Keywords | 電子デバイス・機器 / MOSFET / シリコン / リーク電流 |
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| Research Abstract |
1、電気的ストレスによる経時的に増加するゲートリーク電流(SILC)の発生起源の探索
10^<-17>Aの精度で約10個の微小トランジスタ(面積1μm^2)のゲートリーク電流を約80秒で測定できる計測手法を用いてゲート絶縁膜に印加される電界強度が7MV/cm以下の領域で測定したゲートリーク電流を統計的に解析した結果、SILCはその対数値が最大値の極値分布であるガンベル分布に従うことを初めて見出した。これは、微細トランジスタにおけるSILCは、各トランジスタ中の局所的な一つのスポットを流れる最大電流で決定されること示す結果であり、SILCの発生起源解明のための重要な基礎的データである。
2、原子レベル界面平坦化技術を用いた大規模アレイ回路の試作・評価
原子レベル平坦化したSiウェハを用いて大規模アレイ回路の試作を行った。面積1μm^2の87,000個のゲート絶縁膜を評価した結果、従来面と比べ平坦性が向上した界面を有するゲート絶縁膜では、累積確率が99.99%に位置するSILCの値が半分に低減した。しかし、試作した素子のゲート絶縁膜/シリコン界面において原子レベル平坦性が完全には維持できていないことを確認した。平坦性を損なう工程を特定し、改善すればさらなるSILCの低減が可能だと考えらえる。
3、統計的ゲートリーク電流測定用大規模アレイ回路の新設計
従来の統計的ゲートリーク電流測定用大規模アレイ回路を改良した新規回路の設計を完了した。ここでは、電流下限値を室温において10^<-17>Aまで低減するため、周辺に隣接するトランジスタ数を削減すると共に、pn接合部に撮像素子で用いられている低リーク電流構造を導入し、測定時のバックグラウンド電流を低減する工夫を行った。また、集積化プロセスの影響を切り分けて評価するために被測定トランジスタの面積や素子分離形状を数種類振ったものを組み込んだ。さらに、Fowler-Nordheim電流ストレス・基板ホットキャリアストレスといった印加ストレス条件と、ゲートリーク電流の成分である電子電流、ホール電流を切り分けて評価可能とするための回路的な工夫を行った。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
統計的ゲートリーク電流測定用大規模アレイ回路の改良、原子レベル界面平坦化技術を用いた大規模アレイ回路の試作・評価、及び電気的ストレスによる経時的に増加するゲートリーク電流(SILC)の発生起源の探索、以上の3つの項目についてそれぞれ計画していた目標を概ね達成している。
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| Strategy for Future Research Activity |
原子レベル平坦性を損なう原因となっているプロセス工程を特定・改善し、原子レベル平坦界面を有する大規模アレイ回路を再試作する。この際、平成24年度に設計を行った大規模アレイ回路を用いて、解析の精度を向上させ、また、素子分離の形状等の影響を切り分けてゲートリーク電流の評価・解析を行っていく。
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| Expenditure Plans for the Next FY Research Funding |
次年度使用額は、今年度の研究を効率的に推進したことに伴い発生した未使用額であり、平成25年度請求額とあわせ、平成25年度の研究遂行に使用する予定である。具体的には、原子レベル平坦性維持について改善を行った大規模アレイ回路の試作、大規模アレイ回路を用いた測定のためのプローブカードや測定ボード、電子部品、フォトマスクの改版、成果発表旅費や論文登録料等に使用する。
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