2013 Fiscal Year Research-status Report
次世代型ユビキタスプロセッサのためのクロックスキームの最適融合とＶＬＳＩ実装
| Project/Area Number |
24500052
|
|---|
| Research Institution | Hirosaki University |
|---|
Principal Investigator |
深瀬 政秋 弘前大学, 理工学研究科, 教授 (10125643)
|
|---|
| Keywords | クロックスキーム / ユビキタスプロセッサ / HCgorilla / チップ / 妥当性確認 / 評価ボード / 浮動小数点演算 / 暗号復号 |
|---|
| Research Abstract |
ウェーブパイプラインを含むクロックスキームの最適融合手法を開発し、開発したクロックスキームをユビキタスプロセッサHCgorillaチップに実装してその有用性を示すという目的に対して、平成25年度は現有の評価ボードの機能強化を行い、チップ測定回路を試作して、24年度に試作したユビキタスプロセッサチップの測定評価を行うことを計画した。まず、DUTボード(DUT-SUB-257PGA)にチップパッケージをマウントし、チップ測定回路を試作した。このパッケージは入力が151ピンで、出力が34 ピンであるが、Power Medusaの入出力ピン数はともに32しかないので、ピンアサインで入出力ピンを使い分ける。ピンアサイン情報は、コンフィギュレーションでFPGAに書き込んだ。
次に、VDECのチップの機能検証に使う現有のLSI評価ボードPowerMedusa MU200-SX40は、搭載するAltera FPGA （stratix）の操作やpinアサインメント等のコンフィギュレーションを行うソフトウェアとしてAltera社のQuartusIIを用いるが、フリーのQuartusIIウェブ・エディションはMU200-SX40のFPGAをサポートしていない。そこで、Quartus IIサブスクリプション[SW-QUARTUS-SE-FIX]を購入して、Synopsys社のVCSを実行するPCを含めて、必要な測定環境を整えた。
24年度試作チップの測定評価では、画像処理などで頻出する浮動小数点演算ルーチンと暗号復号ルーチンを実行させるテストパターンを作成した。テストパターンの実行条件として、クロックスピード、コア電圧、演算データを変えながら、HCgorillaチップの妥当性確認を行った。その結果をチップ化前妥当性確認と照らし合わせると、本質的な設計ミスはないことを明らかにした。
|
| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
平成24年度の試作チップは、HCgorillaの3つのバージョンHCGRL8、HCGRL8_K、HCGRL8_Bと電圧制御発振器とリングオシレータの5つのシステムを実装している。HCGRL8の実行段は自作セルでウェーブ化した次数2の多機能回路である。標準セルでウェーブ化したHCGRL8_Kと、ウェーブ化を施していないHCGRL8_Bは、HCGRL8の比較評価用である。
HCgorillaはダブルコアを有し、各コアはJavaバイトコードを実行するスタックマシン型のメディアパイプと二重化ハードウェア暗号を組み込み、SIMD型暗号命令を実行するサイファーパイプを一体化したSoCであることから、テストルーチンは浮動小数点演算と暗号処理を用意した。電圧の可変範囲は3.3 V～1.8 Vで、クロック周波数の可変範囲は80 MHz～1 Hzである。以上の条件を与えて測定した結果、HCGRL8は基本的に正常動作をしているが、動作条件によっては動作不安定の場合もある。80 MHz動作とVDECパッケージの周波数限界に関して、暗号ルーチンは80 MHzに耐える。一方、スタック命令については動作が不安定で正常ではない。
スタック命令の不安定動作の原因として、メディアパイプのスタック周りの配線の複雑さが考えられる。スタックはコアあたり4並列で、並列度が一番高く、配線が込み入っている。配線が複雑だと、ディレイフォールトも起きやすい。チップ内の信号の安定の度合いは、パッケージの周波数応答に当然影響する。暗号ルーチンのように安定動作だと、VDECのパッケージは80 MHzに耐える場合があり、不安定動作ならVDECのパッケージは明らかに80 MHzに耐えない。今回は外部クロックの40, 80 MHzを使った。実行中のパッケージの出入りはクロックのみ。VCOを使えばパッケージの周波数限界はクリアできる。
|
| Strategy for Future Research Activity |
今後の課題は、第1に、チップ化前妥当性確認の段階で不具合が認められた条件付き分岐命令の正常化である。その後の調査で、この症状は遅延制約の緩和で解決することを突き止めたが、クロックスピードの変更は実行段のウェーブ化など、諸方面への影響が大きいため、条件分岐命令の不具合への対応は割愛してチップ化に進んだものである。今後のチップ開発に際しては、遅延制約に留意して設計を進める。
第2の課題は、メディアパイプラインとサイファーパイプラインの同時実行動作の確認である。そのため、Power Medusaの入出力ピン数の制約への対処を検討して、メディアパイプとサイファーパイプによるインストラクションキャッシュの共有に起因するプログラムループ構造を調査する。
第3の課題は、チップ内蔵の電圧制御発振器VCOを使うことでパッケージの周波数特性の影響を回避することである。平成24年度の試作チップに搭載したVCOは、クロック生成部と分周部から構成される。クロック生成部では、可変DC電圧と、プログラム可能なインバータの負荷容量で、４つのトランスファーゲート付き容量で構成したPCAP内で使用するコンデンサ数を決定するプログラマブル信号により、クロック周波数を調節する。トランスファーゲートを2 bitの外部信号で開閉し、負荷容量数を0～4個の間で調節することで、ＶCO_OUTにおける出力周波数のより精密な制御を行う。分周部ではプリデコーダ出力で制御する分周セレクタ信号に応じてクロック生成部出力を減速（2分周,4分周,8分周）させる。クロック生成部の租調信号及び微調信号に対する周波数特性をシミュレーションした結果、約300 MHz～1700MHz間での周波数調節が可能であった。今後は、HCgorillaのクロックスピードと釣り合うVCOを設計し、チップ内で結線することが課題である。
|
| Expenditure Plans for the Next FY Research Funding |
試作チップの評価用ソフトウェアQuartus IIサブスクリプション[SW-QUARTUS-SE-FIX]が米国企業の製品であるため、正確な価格の予測が困難であったこと。
その他として使用予定です。
|
