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2012 Fiscal Year Research-status Report

可逆論理回路合成のための新しい論理式のクラスとその最小化アルゴリズム

Research Project

Project/Area Number 24500053
Research Category

Grant-in-Aid for Scientific Research (C)

Research InstitutionIwate University

Principal Investigator

平山 貴司  岩手大学, 工学部, 講師 (30316509)

Project Period (FY) 2012-04-01 – 2015-03-31
Keywords可逆論理回路 / AND-EXOR論理式
Research Abstract

量子コンピュータは、理論上任意の並列度で計算を行うことが可能なコンピュータであり、現在のディジタルコンピュータの延長とは本質的に異なる高い計算能力を持つ。しかしながら、量子コンピュータは、現在、基礎研究の段階であり、実現されていない。量子コンピュータの世界初の実現に向けて、国内国外を問わず、多数の研究機関が量子回路の研究でしのぎを削っている。量子回路の論理合成レベルの基本モデルは可逆論理回路であり、NOTゲート, CNOTゲート, Toffoliゲートなどの量子論理ゲートを組み合わせて構成される。効率の良い量子回路を実現するためには、なるべく量子論理ゲートの段数が少ない可逆論理回路を論理合成することが望ましい。これらのゲートの論理動作はAND演算とEXOR演算である。このため、可逆論理回路の合成を目指して、AND-EXOR論理式の積項の性質に着目した。
該当年度は、可逆論理回路のモデルと性質について情報収集を行い、AND-EXOR論理式と可逆論理回路との対応について基礎理論の構築を行った。その結果、AND-EXOR論理式の積項数から可逆論理回路のゲート数を見積もることができることを見出した。AND-EXOR論理式の積項数に基づいて、可逆論理回路の最小ゲート数の下界を求める理論を構築し、証明を与えることに成功した。また、下界を求めるアルゴリズムをLISP等のプログラミング言語で実現し、パソコン(以下PC)を用いて、アルゴリズムの効率を調べる基礎実験を行った。下界としては、従来よりも良い値が得られることが確かめられたため、本成果を2013年5月に開催される予定の国際会議に投稿し、採録が認められた。これらのAND-EXOR論理式の性質と成果は、最小化アルゴリズムの効率を高める基礎技術である。

Current Status of Research Progress
Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

AND-EXOR論理式の積項の性質を利用して、可逆論理回路の合成を行うには、積項と可逆論理回路との対応について基礎理論を構築する必要がある。
該当年度は、AND-EXOR論理式の積項数から可逆論理回路のゲート数を見積もることができることを見出した。AND-EXOR論理式の積項数に基づいて、可逆論理回路の最小ゲート数の下界を求める理論を構築し、証明を与えることに成功した。与えられた可逆論理関数を可逆論理回路で実現するためのゲート数の下界を求めることは、可逆論理回路合成の基礎理論である。この基礎理論は、最小化アルゴリズムにおける枝刈りなどの計算の効率化に応用できる。
これらの成果より、おおむね順調に進展していると考えている。

Strategy for Future Research Activity

可逆論理回路の最小化に対しては、AND-EXOR論理式の高速なアルゴリズムを足掛かりとする。本アルゴリズムは従来よりも高速とはいえ、回路の規模が大きくなると、計算時間が膨大になり、結果が求まらないことがある。より高速化を目指して、AND-EXOR論理式の性質に基づいて無駄な計算を減らす工夫をする。最小化の計算に時間がかかる原因は、そもそもAND-EXOR論理式最小化は計算困難問題の一つであり、良い解を探索するための探索空間が広いことにある。論理式が積項の並び順に依存する性質に着目して、探索空間の分割の方法、下界により探索を制限する方法、良い解を早い段階で見つける方法などについて研究する。開発したアルゴリズムをC言語やLISP等のプログラムで実現し、PC上で実験を行う。

Expenditure Plans for the Next FY Research Funding

該当なし

  • Research Products

    (4 results)

All 2013 Other

All Presentation (4 results)

  • [Presentation] A Lower Bound on the Gate Count of Toffoli-Based Reversible Logic Circuits2013

    • Author(s)
      Takashi Hirayama, Tatsuro Murayama, Katsuhisa Yamanaka, and Yasuaki Nishitani
    • Organizer
      Reed-Muller Workshop
    • Place of Presentation
      富山国際会議場(富山県)
    • Year and Date
      20130524-20130525
  • [Presentation] 十進乗算順序回路のテスト法

    • Author(s)
      高橋亮太, 平山貴司, 山中克久, 西谷泰昭
    • Organizer
      平成24年度第3回情報処理学会東北支部研究会
    • Place of Presentation
      岩手大学工学部(岩手県)
  • [Presentation] 可逆論理回路におけるToffoliゲート数の下界とその評価

    • Author(s)
      村山達郎, 平山貴司, 山中克久, 西谷泰昭
    • Organizer
      平成24年度第3回情報処理学会東北支部研究会
    • Place of Presentation
      岩手大学工学部(岩手県)
  • [Presentation] アントコロニー彩色アルゴリズムの収束性

    • Author(s)
      太田大輔, 西谷泰昭, 平山貴司, 山中克久
    • Organizer
      平成24年度第3回情報処理学会東北支部研究会
    • Place of Presentation
      岩手大学工学部(岩手県)

URL: 

Published: 2014-07-24  

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