2012 Fiscal Year Research-status Report
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24500059
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Grant-in-Aid for Scientific Research (C)
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| Research Institution | Mie University |
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Principal Investigator |
近藤 利夫 三重大学, 工学(系)研究科(研究院), 教授 (60324539)
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| Co-Investigator(Kenkyū-buntansha) |
大野 和彦 三重大学, 工学(系)研究科(研究院), 講師 (20303703)
佐々木 敬泰 三重大学, 工学(系)研究科(研究院), 助教 (20362361)
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| Project Period (FY) |
2012-04-01 – 2016-03-31
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| Keywords | 動き検出 / スクエアサーチ / SIMD拡張命令 / 高並列データパス / ラスター走査 / タイル単位アクセス / キャッシュメモリ |
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| Research Abstract |
【動き検出法改良】現行提案法をベースに以下の2点の改良を試みた．①１次探索の高効率化：H.265参照ソフトウェア(HEVC HM8.0)に3階層粗密探索を組み込み1次探索に対する拡張テンプレートの適用法を探ったものの、効果的な適用法を見つけるには至らなかった。②正方形パタンの中心点探索省略： 3×3点の正方形パタンの中心点を省略するデータパス向き8点スクエアサーチを評価し、1割程度演算量が増加するものの、探索精度の低下が生じないことを示した。
【タイル・ライン両アクセス対応の一次キャッシュの提案】ラスタ走査とサブブロックアクセスを両立するキャッシュメモリの構成提案と概略設計を行った。①サブブロックアクセス対応の格納形式開発：4×4画素のタイルデータをSkewed Array形式で格納し、16画素幅ラインと4×4画素タイルアクセスの両立とタイル転置機能を提供するキャッシュメモリ構成を明らかにした。②提案キャッシュの論理設計を試み、ミスヒット検出、置換機能の設計上の課題を明らかにした。
【SIMD型高並列データパスの基本設計】①高並列拡張命令セット仕様の検討:2サブブロック分の最小値検出を同時実行する命令を定め、1割演算量の増加する8点スクエアサーチと組み合わせても、従来法に比べ1.5倍高速化できることを示した。②高並列SAD演算部構成検討：8画素幅サブブロックとその内包サブブロックの構成ラインに対し，8探索点分（8×8=64並列）のSAD演算とその演算結果の最小値検出とを並行実行可能な構成の基本設計を行った．③レジスタ構成の検討：演算対象レジスタのライン割り当てを基に，最小限の容量のレジスタ（128ビットレジスタ17本）により、可変ブロックサイズ対応のSAD演算が完結できることを示した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
動き検出法改良については、H.265のアルゴリズムそのものが予想以上に粗密階層探索向きで検出精度低下が少なかったことから、拡張テンプレート法の適用の効果が期待通り得られず、適用法の見直しが25年度の課題として繰り越された。しかし、ハードウェアの構成関連については、SIMD型高並列データパスの構成設計では若干の遅れはあるものの、研究成果としては十分なものが得られている。特に、タイル・ライン両アクセス対応の1次キャッシュを今年度提案できたことは、適用先が動き検出に限られず、科学技術計算に必須の行列計算をも含む2次元データ処理全般に効果を発揮する可能性があり、大きな成果と言える。また、SIMD型高並列データパスの構成設計において128ビットのレジスタ数を17本まで低減できた上で、これまでの検討結果に比べ、1.5倍高速化できることを示せたことも当初計画通りの成果と言える。
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| Strategy for Future Research Activity |
動き検出法改良については、当初想定の粗密階層探索の階層数3を4にまで増やし、階層数が増えたことで、より検出精度の低下しやすくなる1次探索のラージブロックにのみ拡張テンプレート法を適用し、検出精度低下無しでの演算量低減の実現をはかる。ライン・タイル両アクセス対応の提案1次キャッシュについては、動き検出の要求条件を満たすだけでなく、行列計算等の2次元データ処理にも利用可能な構成を明らかにしチップ試作まで行うと共に、コンパイラの実現方法まで明らかにし、従来1次キャッシュとの置き換えにより汎用プロセッサの性能が大きく向上することが示せるよう体制を強化して取り組む。SIMD型高並列データパスについては、探索処理をスカラ演算部と分担させることで、要求機能の最小限化をはかる拡張命令セット仕様を、早急に定める。また、当研究室で実績のあるMIPSプロセッサに組み合わせる比較的簡易な構成を採ることで、設計を加速し、今年度中のチップ試作完を目指す。
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| Expenditure Plans for the Next FY Research Funding |
SIMD型高並列データパスとタイル・ライン両アクセス対応の1次キャッシュメモリの設計を完了させ、当初計画通り143万1千円を充てて、VDECでのチップ試作を行う。残りは、成果発表、調査研究旅費、論文掲載費に充てる。予定していた評価ボード作成は、次々年度に延期する。
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