2012 Fiscal Year Research-status Report
高電磁環境下の新しい過渡故障モデルに対する耐故障順序回路の検討
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24500070
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Research Institution | Tokyo Metropolitan University |
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Principal Investigator |
福本 聡 首都大学東京, システムデザイン研究科, 教授 (50247590)
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| Co-Investigator(Kenkyū-buntansha) |
新井 雅之 首都大学東京, システムデザイン研究科, 助教 (10336521)
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| Project Period (FY) |
2012-04-01 – 2015-03-31
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| Keywords | 高電磁環境 / 故障モデル / ディペンダブルコンピューティング / 組み込み自己テスト |
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| Research Abstract |
本研究課題の目的は，高電磁環境下で論理回路に発生する過渡故障を，ディペンダブルコンピューティングにおける新しい故障モデルとして捉え，その同時多重性や周期性といった特徴を踏まえた冗長構成手法を構築することである．
初年度（24年度）には，まず，BIST回路を用いた冗長回路構成およびレジスタ多重化による冗長回路構成を適用可能な回路規模，実装デバイス，回路種別などについて検討・予備実験することをテーマとした．また，クロックがノイズの影響を受ける場合を想定した故障モデルに対処する冗長回路構成を実現するための，非同期設計手法の基礎的検討をはじめることもテーマとした．
一つ目のテーマのBIST回路を用いた冗長回路構成の基本的なアイディアは，ノイズの影響下で回路動作をクロックゲーティング手法で意図的に停止し，不正な状態に陥ることを回避するというものである．過渡故障の継続期間を回路起動時に組み込み自己テスト回路(BIST：Built-in Self Test) を用いて計測した．本テーマでは，提案方式をカウンタ，独自設計8ビットプロセッサそしてルネサス社H8/300のサブセットプロセッサに実装し，シミュレーションによって提案方式の評価を行った．また論理合成によって各対象回路での実装について面積オーバヘッドの比較・評価を行った．8ビットプロセッサおよびH8/300サブセットでは，それぞれ3.71％および0.0777%の非常に小さな面積オーバヘッドを実現した．
一方，レジスタ多重化による冗長回路構成と非同期設計手法については，本研究課題で取り扱う故障モデルとの適合性の点で本質的な問題があることがほぼ明らかになり，その部分の計画を再検討せざるを得ない結果となった．
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
当初，本研究課題のテーマとして計画していた，レジスタ多重化による冗長回路構成についての検討・予備実験と，クロックがノイズの影響を受ける場合を想定した非同期設計手法の基礎的検討とについては，故障モデルとの適合性の点で本質的な問題があることが判った．そのため，抜本的に故障モデルとその対策を再検討せざるを得なくなった．特に，レジスタ多重化による冗長回路構成では，同時多重故障に耐性を持たせるためにはどうしても順序回路内の記憶素子のデータを外部に退避する必要があり，単独の回路構成方式として成立させることが困難であった．
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| Strategy for Future Research Activity |
本研究課題の今後のテーマとしては，故障モデルからくる制約を若干緩和して，回路方式として実現可能な高信頼化手法を検討するものとする．具体的には，DC-DCコンバータのスイッチング時に発生する過渡ノイズに着目し，FPGAによるディジタル制御回路を前提とした高信頼化を取り扱う．FPGAへの故障挿入実験に基づいて故障モデルを決定し，それに対する高信頼化手法を提案する．さらに，提案手法を適用した制御回路を設計し，デジタル・アナログ混在の電子回路シミュレーションによってその有効性を示す．
ノイズが入力信号線に混入することから，DC-DCコンバータにおいて主回路と直接電気的に接続する制御回路のサンプリング時に誤りが挿入されることを想定する．基本的なアイディアは，主回路の電圧値をサンプリングするタイミングを，過渡ノイズの大きいパルス波の立ち上りと立ち下りからできるだけ遠ざけ，誤動作を回避するというものである．サンプリング時点が一定周期ではなくなるので，電力変換回路の制御に何らかの影響があるものと考えられるが，完全な無制御状態に陥ることを回避するための耐故障手法となることが期待できる．
この提案手法を適応した制御回路をFPGAすることを前提に設計し，主回路と合わせた電源回路としてシミュレーションによって耐故障性を評価する．
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| Expenditure Plans for the Next FY Research Funding |
次年度では，故障モデルを再検討して，DC-DCコンバータのスイッチング時に発生する過渡ノイズに着目し，FPGAによるディジタル制御回路を前提とした高信頼化手法を提案する．そしてその手法を適用した制御回路を設計して，シミュレーションによってその有効性を示す．シミュレータには，デジタル・アナログ混在シミュレーションが可能なSIMetrix/SIMPLISを用いる予定である．予想価格は70万円であり，次年度研究費の半分以上をこれに費やすことになる．その他の使用予定としては，主として研究調査と研究発表のための旅費に配当する計画である．
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