2014 Fiscal Year Annual Research Report
素子ばらつき・経年劣化に影響を受けず動作可能な完全デジタルＳＲＡＭ回路の研究
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24560408
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| Research Institution | Kyushu Institute of Technology |
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Principal Investigator |
中村 和之 九州工業大学, マイクロ化総合技術センター, 教授 (60336097)
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| Project Period (FY) |
2012-04-01 – 2015-03-31
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| Keywords | SRAM / メモリ / ノイズマージン / レシオレス / SNM |
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| Outline of Annual Research Achievements |
本研究では、素子ばらつき、経年劣化等の課題を克服して、設計パラメータによらず動作が確保される新たなオンチップメモリ（レシオレスSRAM）の新しい設計手法の構築とそれを適用した性能実証用回路の試作・評価による性能実証を３ヵ年間で進めてきた。
初年度は、意図的に設計パラメータをばらつかせたモザイクセル構成の１２トランジスタレシオレスSRAM回路を試作・評価し、素子ばらつき（MOSFETの電流ばらつき）への桁違いの高い耐性を実証した。２年目には、１２トランジスタ構成のレシオレスSRAMの低電源電圧特性を評価するために、１Kbの従来の６トランジスタSRAM回路と、１２トランジスタ構成のレシオレスSRAM回路を、VDECの0.18umプロセスを用いた試作し、実測により比較評価を行った。その結果、従来のSRAMでは、電源電圧＝0.5Vが、動作の下限であるのに対して、レシオレスSRAMでは、0.22Vという非常に低い電源電圧での動作を実測により確認できた。最終年度には、MOSFETのしきい値電圧のばらつきに対する耐性を実測により直接定量評価することが可能な、Vth－TEGを設計・試作した。その評価結果から、レシオレスSRAMの安定動作が可能なしきい値電圧の許容ばらつき値は、電源電圧１V以下においても、±0.25V程度あり、従来のSRAMの許容ばらつき値に対して少なくとも３倍以上のマージンを持つことが実証できた。これら３年間の研究成果は、学術論文１件、査読付き国際学会３件、国内学会３件（表彰１件を含む）の成果発表により公表し、さらには、JSTの支援により、基本特許の国際（PCT)出願１件を行うことができた。
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Research Products
(3 results)
