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2014 Fiscal Year Annual Research Report

高品質・低コストLSIの創出に貢献する論理スイッチング均衡型テストに関する研究

Research Project

Project/Area Number 24650022
Research InstitutionKyushu Institute of Technology

Principal Investigator

温 暁青  九州工業大学, 大学院情報工学研究院, 教授 (20250897)

Co-Investigator(Kenkyū-buntansha) 宮瀬 紘平  九州工業大学, 大学院情報工学研究院, 助教 (30452824)
梶原 誠司  九州工業大学, 大学院情報工学研究院, 教授 (80252592)
Project Period (FY) 2012-04-01 – 2015-03-31
KeywordsLSIテスト / スキャンテスト電力 / クロックスキュー / 最適電力テスト / 低電力テスト / テスト品質 / IR-Drop / テストデータ
Outline of Annual Research Achievements

LSI の大規模化・低電圧化・高速化に伴い、従来技術では対処できないテスト品質低下 (テスト不足・過度テスト)が深刻化し、高品質・低コスト LSI の創出を妨げる大きな問題となっている。本研究では、テストクロックパス周辺の論理スイッチング量の大幅なばらつきに起因する過度なクロックスキューによって内部クロック周期が大きく変動してしまうことがテスト品質低下の一因であるとする内部テストクロック周期変動原因説を提起した上、テスト入力に対するクロックスキュー定量化手法、及び、クロックスキュー削減のためのテスト生成技術とテスト設計技術を開発した。主な研究成果としては、(1)テストクロックばらつきの影響を計るためのメトリック(Weighted Impact)、(2) テストクロックばらつきを削減するためのスキャンセグメント再グルーピング手法(LCTI-SS)、(3)局所キャプチャ電力の高精度調整を特徴とする最適電力テスト手法(Right-Power Testing)、及び、(4)キャプチャ電力安全性保証型組込み自己テスト(Capture-Safety-Guaranteed Logic BIST)、などが挙げられる。これらの研究成果は、新しい研究分野の開拓という高い学術価値だけではなく、スマートフォーンやウェアラブル機器などに欠かせない超低電力LSIの高歩留まり化・高品質化にも貢献できるという高い産業的な価値もあるため、国内外から高く注目されている。

  • Research Products

    (10 results)

All 2015 2014

All Journal Article (2 results) (of which Peer Reviewed: 2 results,  Acknowledgement Compliant: 1 results) Presentation (7 results) Book (1 results)

  • [Journal Article] Test Pattern Modification for Average IR-Drop Reduction2015

    • Author(s)
      W.-S. Ding, H.-Y. Hsieh, C.-Y. Han, James C.-M. Li, X. Wen
    • Journal Title

      IEEE Transactions on VLSI Systems

      Volume: 未定 Pages: 未定

    • Peer Reviewed
  • [Journal Article] On Achieving Capture Power Safety in At-Speed Scan-Based Logic BIST2014

    • Author(s)
      A. Tomita, X. Wen, Y. Sato, S. Kajihara, P. Girard, M. Tehranipoor, L.-T. Wang,
    • Journal Title

      IEICE Transactions on Information and Systems

      Volume: E97-D Pages: 2706-2718

    • DOI

      http://doi.org/10.1587/transinf.2014EDP7039

    • Peer Reviewed / Acknowledgement Compliant
  • [Presentation] A Soft-Error Tolerant TCAM for Multiple-Bit Flips Using Partial Don't Care Keys2015

    • Author(s)
      I. Syafalni, T. Sasao, X. Wen
    • Organizer
      24th International Conference on Logic and Synthesis
    • Place of Presentation
      Mountain View, USA
    • Year and Date
      2015-06-12 – 2015-06-13
  • [Presentation] Identification of High Power Consuming Areas with Gate Type and Logic Level Information2015

    • Author(s)
      K. Miyase, M. Sauer, B. Becker, X. Wen, S. Kajihara
    • Organizer
      IEEE European Test Symposium
    • Place of Presentation
      Cluj-Napoca, Romania
    • Year and Date
      2015-05-25 – 2015-05-29
  • [Presentation] A Soft-Error Tolerant TCAM Using Partial Don’t-Care Keys2015

    • Author(s)
      I. Syafalni, T. Sasao, X. Wen, S. Holst, K. Miyase
    • Organizer
      IEEE European Test Symposium
    • Place of Presentation
      Cluj-Napoca, Romania
    • Year and Date
      2015-05-25 – 2015-05-29
  • [Presentation] GPU-Accelerated Small Delay Fault Simulation2015

    • Author(s)
      E. Schneider, S. Holst, M.-A. Kochte, X. Wen, H.-J. Wunderlich
    • Organizer
      Design and Test in Europe
    • Place of Presentation
      Grenoble, France
    • Year and Date
      2015-03-09 – 2015-03-13
  • [Presentation] Soft-Error Tolerant TCAMs for High-Reliability Packet Classification2014

    • Author(s)
      I. Syafalni, T. Sasao, X. Wen, S. Holst, K. Miyase
    • Organizer
      IEEE Asia Pacific Conference on Circuits and Systems
    • Place of Presentation
      Ishigaki Island, Japan
    • Year and Date
      2014-11-17 – 2014-11-20
  • [Presentation] Data-Parallel Switch-Level Simulation for Fast and Accurate Timing Validation of CMOS Circuits2014

    • Author(s)
      E. Schneider, S. Holst, X. Wen, H.-J. Wunderlich
    • Organizer
      IEEE International Conference on Computer-Aided Design
    • Place of Presentation
      San Jose, USA
    • Year and Date
      2014-11-02 – 2014-11-06
  • [Presentation] Data-Parallel Switch-Level Simulation for Fast and Accurate Timing Validation of CMOS Circuits2014

    • Author(s)
      E. Schneider, S. Holst, X. Wen, H.-J. Wunderlich
    • Organizer
      Design Automation Conference
    • Place of Presentation
      San Francisco, USA
    • Year and Date
      2014-06-01 – 2014-06-05
  • [Book] Chapter 9 "Low-Power Testing for 2D/3D Devices and Systems" in Design of 3D Integrated Circuits and Systems2014

    • Author(s)
      X. Lin, X. Wen, D. Xiang
    • Total Pages
      43
    • Publisher
      CRC Press

URL: 

Published: 2016-06-01  

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