2013 Fiscal Year Annual Research Report
補助スレッドによるメニーコアプロセッサの動的アーキテクチャ最適化の研究
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24680004
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| Research Institution | The University of Tokyo |
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Principal Investigator |
近藤 正章 東京大学, 情報理工学(系)研究科, 准教授 (30376660)
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| Project Period (FY) |
2012-04-01 – 2016-03-31
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| Keywords | 計算機アーキテクチャ / 並列処理・分散処理 / ハイパフォーマンスコンピューティング / メニーコア / マルチスレッド |
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| Research Abstract |
補助スレッドによるプロセッサ内部アーキテクチャ構成の最適化を行う手法を構築するにあたり、まずはキャッシュラインの置換制御アルゴリズムに着目し、キャッシュ置換をソフトウェアから制御する手法を評価・検討してきた。単純なソフトウェア制御を用いると、頻繁に生じるキャッシュミスイベントに対して制御速度が追いつかず、ソフトウェア制御よる最適化の恩恵が十分に得られないことが昨年度に判明したため、本年度はその改良として、補助スレッドからのアーキテクチャ制御をより高速かつ柔軟に行える方式を開発した。具体的には、アドレス空間のページ単位でソフトウェアから制御方法をハードウェアに通知し、ハードウェアがそれに基づき制御を行うハイブリッド制御機構を考案した。シミュレーション評価の結果、数10万サイクルのインターバル毎にキャッシュミス履歴に基づいて、キャッシュ置換の際のデータ挿入位置をページ毎にハードウェアに通知し、ハードウェアがそれに基づいて制御を行う手法を用いることで、約11%程度の性能向上効果があることがわかった。
また、補助スレッドからメニーコアプロセッサ上のアーキテクチャ要素の制御が柔軟に行えるシミュレーション環境の構築も行った。本年度はベースとするシミュレータをgem5に設定して開発を行い、多数のコアを持つメニーコアプロセッサが評価可能であることを確認したが、一方でシミュレーション速度が低速で評価効率が悪いという問題も明らかとなり、より高速なシミュレーションを行うための方策の検討が必要であることがわかった。なお、評価環境整備の一環として、メニーコアプロセッサを高速かつスケーラブルに評価するための、FPGAを用いた評価環境の構築も行った。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
補助スレッドからアーキテクチャ要素の制御が柔軟かつ高速に行える構成方式を開発し、キャッシュ置き換え制御へ本手法を応用することで、ある程度の性能向上効果があることをシミュレーションにより示すことができたため。
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| Strategy for Future Research Activity |
昨年度より、ベースとするシミュレータ環境としてgem5を利用して研究を行ってきたが、gem5はシミュレーション速度が低速で評価効率が悪いという問題が明らかとなった。そこで、より高速なシミュレーションが行える可能性のあるESESCの利用も検討する。この開発と提案手法評価のために、本評価に適したサーバクラスのCPUを搭載する計算機を購入し、シミュレーション用計算機の増強を図る予定である。
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| Expenditure Plans for the Next FY Research Funding |
提案手法について効率的な評価を行うために、シミュレーション環境を変更することを検討中である。そこで、当該シミュレーション環境に適した計算機サーバを導入するために、本年度ではその購入を見送ったため。
シミュレーション環境を決定次第、当該シミュレーション環境用の計算機サーバを購入する予定である。
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