2015 Fiscal Year Annual Research Report
補助スレッドによるメニーコアプロセッサの動的アーキテクチャ最適化の研究
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24680004
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| Research Institution | The University of Tokyo |
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Principal Investigator |
近藤 正章 東京大学, 情報理工学(系)研究科, 准教授 (30376660)
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| Project Period (FY) |
2012-04-01 – 2016-03-31
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| Keywords | 計算機アーキテクチャ / 並列処理・分散処理 / ハイパフォーマンスコンピューティング / メニーコア / マルチスレッド |
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| Outline of Annual Research Achievements |
これまで、メニーコアプロセッサ向けにソフトウェアからのプロセッサ内部構成最適化手法に関して研究を行い、例えばキャッシュ制御への適用では11%近い性能向上が得られている。本年度はFPGAへの評価環境構築を行い、アルゴリズム改良と統合評価を行う予定であったが、近年FPGAを各種プログラムのアクセラレータデバイスに用いる技術が注目され、特にOpenCL汎用プログラミング言語から直接FPGAを構成する環境が本年度リリースされたこともあり、ソフトウェアからハードウェア内部構成を最適化する本研究の発展形として、汎用プログラミングによるFPGAアクセラレーションの最適化を中心に研究を行った。
具体的には、FPGA向けハードウェアの再構成用OpenCL プログラムについて、ループアンローリング、メモリ参照の独立性保証、演算ユニット数最適化、ベクトル化の高速化手法を適用しつつ性能を解析し、性能向上のボトルネックを明らかにした。その上で、それを解消する方法を提案し、その有効性を評価した。例えば、ループアンローリングと演算ユニット数増が通常は性能向上に効果的であるが、主記憶アクセスが混雑し、逆に性能低下する場合があるとわかったため、ローカルメモリを利用する最適化を検討した。これによりKmeansプログラムではカーネル実行が3.1秒から1.3秒へと高速化した。また、ループ中に条件分岐があるとベクトル化がうまく行えない場合があることを突き止め、ループ構造を変える最適化によりカーネル実行が2.7秒から1.4秒へと高速化できた。
他に、メニーコアプロセッサで性能上重要なチップ内ネットワーク機構のアーキテクチャ最適化も検討し、その性能・電力モデルを構築して、アプリケーション実行中にその内部で用いるアーキテクチャ技術の組み合わせを最適化する手法を構築した。ハードウェアで制御を行ったところ26%の性能向上を得た。
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| Research Progress Status |
27年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
27年度が最終年度であるため、記入しない。
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| Causes of Carryover |
27年度が最終年度であるため、記入しない。
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| Expenditure Plan for Carryover Budget |
27年度が最終年度であるため、記入しない。
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