2012 Fiscal Year Research-status Report
ＦＰＧＡ向けメニーコアアーキテクチャによる計算高速化
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24700033
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| Research Category |
Grant-in-Aid for Young Scientists (B)
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| Research Institution | Hiroshima University |
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Principal Investigator |
伊藤 靖朗 広島大学, 工学(系)研究科(研究院), 助教 (40397964)
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| Project Period (FY) |
2012-04-01 – 2016-03-31
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| Keywords | FPGA / 組込みDSPブロック / 組込みブロックRAM / 並列処理 |
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| Research Abstract |
平成24年度では，メニーコアアーキテクチャの設計の一例として，二値画像中の直線を検出するハフ変換の新しいFPGAアーキテクチャの設計，及び実装を行った．ハフ変換とは，デジタル画像処理で用いられる特徴抽出法の一つで，パラメータ空間への投票処理をすることで，画像中の特徴（直線、円、楕円等）を検出する手法である．近年，FPGAには何百の組込みDSPブロックやブロックRAMが搭載されている．例えば，Xilinx社のVirtex-6ファミリFPGAには高速な乗算器，加算器，パイプラインレジスタ等で構成されたDSP48E1や18kbitのデュアルポートメモリであるブロックRAMが搭載されている．そのため，DSPブロックやブロックRAMを効果的に利用することは，FPGAを用いた計算高速化のためのもっとも重要な鍵の一つである．新しいアーキテクチャでは，DSP48E1を178個，18kbitブロックRAMを180個利用し，それらを並列に動作させハフ変換を実行する．このアーキテクチャはハフ変換で利用するパラメータ空間を180個に分割し，それぞれにブロックRAMを割当て，入力されたエッジ点の座標リストに対してパラメータ空間への投票を完全なパイプライン動作で並列に行う．投票空間を分割することで，投票する際に必要な三角関数の計算を事前に計算可能にし，また，複数のDSPブロックをカスケード接続することで，パイプラインレジスタの削減を動作周波数の低下を防ぐことに成功した．実装の結果，33232点のエッジ点をもつ512×512の画像に対して，ハフ変換を135.75μsで実行することを確認した．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
平成２４年度では，本研究テーマであるFPGA向けメニーコアアーキテクチャには，FPGAに搭載されるDSPブロックとブロックRAMの効果的に利用することが重要であることを認識できた．特に，回路の動作を完全なパイプライン動作にすることが超高速演算への鍵であると考えられる．
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| Strategy for Future Research Activity |
平成２４年度で得られた結果より，次年度以降も様々な問題に対して，メニーコアアーキテクチャを提案していく．具体的には，画像処理や数値演算などの問題に適用させていきたい．また，それと並行し，メニーコアアーキテクチャ向けの開発環境の整備も同時に行っていきたい．
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| Expenditure Plans for the Next FY Research Funding |
最近，FPGAベンダから様々な新しいアーキテクチャのFPGAが提案されており，本研究テーマとマッチしたFPGAを搭載したボードを購入する予定である．
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