2012 Fiscal Year Research-status Report
細粒度可変パイプライン段数構造を用いた高性能低消費電力プロセッサに関する研究開発
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24700047
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Grant-in-Aid for Young Scientists (B)
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| Research Institution | Mie University |
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Principal Investigator |
佐々木 敬泰 三重大学, 工学(系)研究科(研究院), 助教 (20362361)
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| Project Period (FY) |
2012-04-01 – 2015-03-31
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| Keywords | 低消費電力高性能プロセッサ / 可変パイプライン構造 / パイプラインプロセッサ / プロセッサアーキテクチャ |
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| Research Abstract |
本研究課題では、高性能かつ低消費電力を実現するプロセッサの開発を目指している。近年、組込み用途やローエンドプロセッサにおいてもスーパスカラ化をはじめとする高機能化、複雑化が進んできており、本研究の有用性を明らかにするためにはそのような環境下での評価が必要である。研究代表者らはノースカロライナ州立大学（米国）と共同で、論理合成可能なスーパスカラコアであるFabScalarの開発を行っており、現在FabScalarで生成したプロセッサをベースに可変パイプライン段数化を行っている。本年度はFabScalarのフレームワークに可変パイプライン段数構造を移植を完了し、現在シミュレーションにより動作検証を行っている段階である。
また、従来手法よりも細かい時間精度で最適なパイプライン構成を予測し、切換える技術を開発した。一般にプロセッサの負荷は時間的に変動するが、長期的なスパンで変動するものと短期的なスパンで変動するものがある。我々の行った調査では、負荷変動が安定しているように見えても、時間精度を細かくして分析すると負荷が大きく変動しているケースがあることが確認された。しかしながら、従来のパイプライン切換え手法では、1)適切なパイプライン段数の予測に数万サイクル以上必要である、2)段数切換えの際にパイプラインをフラッシュする必要があるため、頻繁に切換えを行うと切換えオーバヘッドの影響で性能が大幅に劣化する、という問題があった。そこで1)動的にIPC等を計測し、その値を用いて高速にモードを予測する手法、2)モード切換え処理と分岐予測ミスの回復処理のオーバーラップによる切換えオーバヘッドの隠蔽技術、3)プログラムの特徴に合わせて実行時にモードの最適化をするための動的パラメータ調整機構を開発した。本手法は、ベースラインプロセッサに組み込み、性能検証を行っている段階である。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
平成24年度は、1)従来のグリッチ緩和機構(LDS-Cell)の改良、及び同機構のチップ設計、2) 実験基盤となるベースラインプロセッサを設計、及び3)プロセッサの性能劣化を抑制する技術の要となる細粒度な段数切換え技術の開発を行う予定であった。以下に具体的な実施内容を示す。1)についてはグリッチ緩和機構の仕様はほぼ固まり、最適な構成が明らかになった。しかし、2)のベースプロセッサの開発が遅れたため、提案手法を搭載したチップ試作を平成25年度に延期した。以下に、その理由を説明する。当初は、ベースラインプロセッサとして、DEC Alpha 21264のサブ命令セットを持つプロセッサを設計する予定であった。Alpha 21264ベースのプロセッサの開発はほぼ終わり、SpecINT2000ベンチマークプログラムが実行できる程度の完成度になっていたが、Alpha 21264はアーキテクチャ的には優れているが、既に開発が中止されており、ソフトウェア開発環境やOS実行のためのサポートがほとんどされていない。そこで、より現実的な環境下での評価に耐えられるように、現在でも広く用いられており、LinuxやFreeBSD等のOS環境も充実してるMIPSの命令セットへ変更をした。
また、最適な実行モードを動的に予測するパイプライン段数コントローラの基本設計は既に完了しており、当初予定していた、1)CPUの内部情報を用いた高速なモード予測手法、2)モード切換え処理と分岐予測ミスの回復処理のオーバーラップによる切換えオーバヘッドの隠蔽技術に加え、3)実行時にプログラムの特徴に合わせて個別にチューニングするための動的パラメータ変更機構を提案し、ハードウェア設計を完了した。
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| Strategy for Future Research Activity |
今後は、これまでに得られた成果をもとに、グリッチ緩和機構を搭載した評価用LSIの試作、及び細粒度パイプライン段数切換え技術の改良を行う。グリッチはゲート遅延だけでなく、配線容量や配線抵抗の影響も受けるが、大規模回路において配線の影響を考慮して回路シミュレーションを行うことは計算量の問題から非現実的である。そこで、まず、前述のアーキテクチャの変更を行った後、実際にLSIを試作した上で、様々なグリッチ緩和機構の実現方式の効果を解析する。FabScalarのMIPS32アーキテクチャへの対応は共同研究を行っているノースカロライナ州立大学で既に進んでおり、アーキテクチャ変更による大幅な遅れはないものと考えている。また、前年度に引き続き、実験基盤となるプロセッサの改良を行う。設計したベースラインプロセッサはインターネットを通して広く公開する予定である。また、試作したLSIの評価結果を取りまとめ、成果の発表を行う予定である。
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| Expenditure Plans for the Next FY Research Funding |
平成25年度は、平成24年度に行う予定であったLSIチップの試作を行う。具体的には、MIPS32ベースのアーキテクチャに設計変更した上で、可変段数パイプライン構造を有したスーパスカラプロセッサの設計を完成させ、LSIチップの試作を行う。試作は東京大学大規模集積設計教育センターを通し、ローム株式会社の0.18um CMOSプロセスを用いて行う予定である。また、これまでに行ってきたシミュレーション評価を解析し、その結果をまとめて成果発表を行う予定である。
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