2013 Fiscal Year Research-status Report
細粒度可変パイプライン段数構造を用いた高性能低消費電力プロセッサに関する研究開発
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24700047
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| Research Institution | Mie University |
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Principal Investigator |
佐々木 敬泰 三重大学, 工学(系)研究科(研究院), 助教 (20362361)
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| Keywords | 低消費電力高性能プロセッサ / 可変パイプラン構造 / パイプラインプロセッサ / プロセッサアーキテクチャ |
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| Research Abstract |
本研究の目的は、高性能かつ低消費電力を実現するプロセッサの開発である。一般に、プロセッサの負荷は実行するプログラムやデータに依存する。更に、一つのプログラムの実行においても、負荷は刻々と変動する。しかし、従来型プロセッサは典型的な処理やデータに合わせてプロセッサ構成を最適化しており、常に最適な構成であるとは言い難い。そこで、本研究ではプロセッサのパイプライン構造を、現在実行しているプログラムの処理内容やデータの特性に適した構成に動的に変化させることで、高性能と低消費電力の両立を実現する。
研究代表者らはこれまでにノースカロライナ州立大学（米国）と共同開発しているFabScalarプロセッサをベースに、可変パイプライン段数構造を適用させてきた。しかし、FabScalarにはOS等を実行するために必須であるコプロセッサやキャッシュシステムがないという問題があった。より現実的な条件下で性能評価を行うためには、それらのシステムの実装が重要であると考え、FabScalarへのコプロセッサの追加実装、及びFabScalar用キャッシュシステムであるFabCacheの開発を行ってきた。更に、FabScalarの設計データの規模は大きく、HDLシミュレーションには膨大な時間がかかる。そのため、早期の性能検証や効率的な動作検証のためには、軽量なソフトウェアシミュレータを用いた統合的な検証用フレームワークが必須である。そこで、提案手法の評価をより効率的に行うことを目指して、評価検証用フレームワークの構築を行った。
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
平成25年度は、改良したグリッチ緩和機構の評価用LSI試作、及び細粒度パイプライン段数切換え技術の開発を行う予定であったが、ベースラインプロセッサをDEC Alpha 21264からMIPS32に変更したことに伴い、プロセッサの設計データの手直しに時間がかかっており、当初予定よりも計画は遅れている。
これは、DEC Alpha 21264の命令セットに基づくプロセッサは既に製造されておらず、LinuxカーネルやGCC等の開発環境のサポートがほとんど行われていないため、提案手法を評価するために必要なソフトウェア環境の整備に時間がかかると判断したためである。MIPS32の命令セットに基づくプロセッサは現在でも市販されており、ツール類のメンテナンスも行われているため、Linuxカーネルの移植や開発環境の構築等は速やかに行うことができる。従って、設計だけでなく、性能評価も含めたプロジェクト全体の進め方を考えると、ベースラインプロセッサの変更は妥当なものであると考えている。また、当初計画にあった、実験基盤となるプロセッサの改良を行っただけでなく、性能検証や動作検証を効率的に行うことのできるフレームワークの開発を行ったため、今後は効率的に研究を進めることができると考えている。
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| Strategy for Future Research Activity |
平成26年度は、MIPS32の命令セットに基づいたプロセッサに可変パイプライン段数構造、コプロセッサ、キャッシュシステムを搭載したLSIを試作予定である。コプロセッサの実装は、大きく分けて、メモリ管理機構の実装と例外処理機構の実装であるが、既に基本設計は終わっており、現在Linuxカーネルを用いて動作検証を行っている段階である。また、キャッシュシステムについても基本設計は終わっており、ライトスルー型のセットアソシアティブキャッシュとして動作している。しかし、スーパスカラコアはハードウェア量が多く、キャッシュシステムを搭載したフルインプリメンテーションでは試作予定のチップサイズに収まらない可能性があるため、コプロセッサ、キャッシュシステムのデバッグと並行して、LSI試作のための設計空間探索を行う予定である。その後、LSI試作を行い、試作LSIの評価を行う。
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| Expenditure Plans for the Next FY Research Funding |
当初予定していた研究打合せのための海外出張の延期、およびLSIチップの試作がベースラインプロセッサの変更に伴い遅れたため試作費として予定していた予算が次年度使用額として生じた。また、プロセッサ設計が当初より遅れていたため、シミュレーション評価、およびLSI設計用高性能計算サーバの購入を見合わせていたことも起因する。
当初予定よりは遅れているが、プロセッサ設計が進んできたため、シミュレーション評価、およびLSI設計用高性能計算サーバの購入を行う。また、MIPS32版のFabScalarの開発に関する打合せのためアメリカへの出張を行う予定である。LSI試作については、設計完了後、シミュレーション評価を行い、その結果に基づいて最終的に試作するプロセッサの設計を行う。
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[Presentation] Dynamic BTB Resizing for Variable Stages Superscalar Architecture2013
Author(s)
T. Nakabayashi, T. Sasaki, T., and T. KondoT. Nakabayashi, T. Sasaki, T., and T. KondoT. Nakabayashi, T. Sasaki, T., and T. Kondo
Organizer
International Symposium on Computing and Networking Across Practical Development and Theoretical Research
Place of Presentation
Ehime, Japan
Year and Date
20131204-20131206
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