同期式回路から低消費電力な非同期式回路への変換に関する研究

2012 Fiscal Year Research-status Report

• Project/Area Number: 24700051
• Research Category: Grant-in-Aid for Young Scientists (B)
• Research Institution: The University of Aizu
• Principal Investigator: 齋藤 寛 会津大学, コンピュータ理工学部, 准教授 (50361671)
• Project Period (FY): 2012-04-01 – 2015-03-31
• Keywords: 非同期式回路 / 動作合成 / 低消費電力化

Research Abstract

本研究では、SystemCによるアプリケーションの動作記述、クロックサイクルタイムなどの設計制約、リソースライブラリより、商用の動作合成ツールが生成した同期式回路の構造モデルより、設計制約を維持したまま低消費電力な束データ方式による非同期式回路の構造モデルを実現するための変換手法とそれを支援する設計支援ツールの開発を行う。また、開発するツールは、下位設計を容易にするために、下位設計合成のための設計制約などを記したスクリプトを生成する。以上を通じて、非同期式回路の実用化を支援する。
平成２４年度は、低消費電力化を除く提案手法の決定と非同期化の実装を中心に研究を行った。提案手法は、SystemCによるアプリケーションの動作モデルと設計制約、リソースライブラリを入力に、同期式回路の構造モデルをCadence社のC-to-Siliconコンパイラ(CtoS)で動作合成する。動作合成の最中に生成された演算のスケジューリング、リソースのアロケーション、制御回路の合成の情報をもとに、設計制約（レイテンシ、スループット、サイクル数、リソース数など）を維持したまま、制御回路を束データ方式による非同期式制御回路に置き換える。最後に、置き換えられた非同期式回路の構造モデルをVerilog HDLで生成する。同様に、生成された構造モデルから最終的なレイアウト設計を生成する下位設計ツール群が扱える設計制約などを記したスクリプトを生成する。以上の提案手法をJava言語を用いて実装し、プロトタイプツールの開発を行った。

Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

平成２４年度の計画は、低消費電力化部分を除いた提案手法の決定とその実装が目的だったが、どちらも達成することができたため、おおむね順調に進展しているとした。

Strategy for Future Research Activity

平成２５年度は、平成２４年度に開発したプロトタイプツールより生成された非同期式回路の動作確認、および性能評価を中心に研究を行う。前者に関しては、生成されたVerilog HDL記述による非同期式回路の構造モデルをCadence社のIncisiveシミュレータなどを用いてシミュレーションすることによって確認する。後者に関しては、オープンソースのSystemCモデルのうち、実設計で広く用いられているもの（逆離散コサイン変換など）を合成し、面積、性能、消費電力を同期式回路との比較を交え評価する。
また、変換の際に、低消費電力化を実現するための手法の提案、および一部実装を行う。低消費電力化手法に関しては、まず、生成された非同期式回路の動作を表したControl Data Flow Graph、もしくはData Flow Graphを作成する。これらのグラフのノードは演算を表すが、各演算を最速なリソースで実行することを想定したうえで、演算の最速開始時間を計算する。次に、レイテンシ制約を与え、各演算の最遅終了時間を計算する。最速開始時間から最遅終了時間までが、各演算に許容される実行時間、および余裕となる。次に、余裕を最大限に活かし、面積の大きいリソースから小さいリソースに置き換えていく。一般的に、面積の小さいリソースの方が消費電力が小さいので、電力削減が期待できる。こうした手法をJava言語を用いて実装する。

Expenditure Plans for the Next FY Research Funding

該当しない