2014 Fiscal Year Annual Research Report
同期式回路から低消費電力な非同期式回路への変換に関する研究
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24700051
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| Research Institution | The University of Aizu |
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Principal Investigator |
齋藤 寛 会津大学, コンピュータ理工学部, 准教授 (50361671)
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| Project Period (FY) |
2012-04-01 – 2015-03-31
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| Keywords | 非同期式回路 / 動作合成 / 低消費電力化 |
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| Outline of Annual Research Achievements |
本研究では、SystemCによるアプリケーションの動作記述、クロックサイクルタイムなどの設計制約、リソースライブラリより、商用の動作合成ツールが生成した同期式回路の構造モデルより、設計制約を維持したまま低消費電力な束データ方式による非同期式回路の構造モデルを実現するための変換手法とそれを支援する設計支援ツールの開発を行う。また、開発するツールは、下位設計を容易にするために、下位設計合成のための設計制約などを記したスクリプトを生成する。以上を通じて、非同期式回路の実用化を支援する。
平成26年度は、研究計画の段階で、1.低消費電力化手法の評価、2.Electronics Design Solution Faire (EDSF)での研究展示、3.EDSFで得られた意見をもとに開発したツールを改良し発展研究を検討することを目標に掲げた。2と3に関しては、平成25年度に行ったため、平成26年度は、これまでに提案した変換手法と開発したツールの改善、および低消費電力化に焦点を当て研究を行った。
まず、平成25年度までに開発したツールは、順次実行しか扱えなかった。扱えるSystemCの記述を拡大するために、順次実行のみならず、繰り返し、関数呼び出しも扱えるように提案手法を修正した。次に、提案手法の修正に応じて、開発したツールの修正を行った。修正後、回路規模の異なる4つのSystemCアプリケーションを対象に、開発したツールを用いて非同期式回路を生成し、回路面積や性能評価を行った。
低消費電力化に関しては、合成から得られたパス遅延や時間制約を基に、時間制約に対する各演算の開始時間の余裕を計算した。次に、電力消費の大きい演算に対して優先的にこの余裕を再割り当てすることによって、各演算の処理時間を遅くすることで電力削減を行った。
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