2016 Fiscal Year Annual Research Report
Development of formal design methodology for VLSI datapaths based on Galois-field arithmetic operations
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25240006
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Research Institution | Tohoku University |
Principal Investigator |
本間 尚文 東北大学, 電気通信研究所, 教授 (00343062)
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Project Period (FY) |
2013-04-01 – 2017-03-31
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Keywords | 計算機システム |
Outline of Annual Research Achievements |
平成28年度は,これまでに開発・拡張してきたGF-ACGを用いた形式的設計・検証手法を応用し,設計仕様(アーキテクチャ,基数,および算術アルゴリズム)に応じてガロア体算術演算回路のHDL記述を自動生成するジェネレータを開発した.同ジェネレータは,まず,入力された仕様に応じてGF-ACGを生成する.次に,そのコードからグレブナー基底を導出し,多項式簡約によりイデアル所属問題を解いて回路機能を検証する.その後,検証されたGF-ACGをHDLの形式に変換して出力する.生成されるHDLコードの機能は形式的検証により保証される.生成対象は,代表的なガロア体並列乗算器であるMastrovito乗算器とMassey-Omura乗算器とした.設計仕様には基数(2~128の範囲)と既約多項式を与える.開発方法としては,まず既存の整数乗算器ジェネレータを拡張してGF-ACGの生成システムとGF-ACGからHDLへの変換システムを開発し,それらを前年度までに開発した検証システムに接続した.ここで,開発の効率化のため,パーサー等の設計に関してこれまでに開発したジェネレータの50%以上のコードを再利用した.さらに,同ジェネレータの拡張として,前年度に設計・評価したAES暗号プロセッサの自動生成を検討した.一般的なラウンド型アーキテクチャにおいてデータパス部分の自動生成および検証を実施し,意図通りのデータパスを生成・検証可能なことを確認した.
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Research Progress Status |
28年度が最終年度であるため、記入しない。
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Strategy for Future Research Activity |
28年度が最終年度であるため、記入しない。
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