2014 Fiscal Year Annual Research Report
デジタル演算回路による大規模シリコン神経ネットワーク
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25240045
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| Research Institution | The University of Tokyo |
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Principal Investigator |
河野 崇 東京大学, 生産技術研究所, 准教授 (90447350)
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| Co-Investigator(Kenkyū-buntansha) |
藤田 昌宏 東京大学, 大規模集積システム設計研究センター, 教授 (70323524)
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| Project Period (FY) |
2013-04-01 – 2016-03-31
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| Keywords | シリコン神経ネットワーク / 脳型情報処理 |
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| Outline of Annual Research Achievements |
本年度は以下の3点について研究を進めた。
1)シリコン神経ネットワークチップ間接続バス: 単一FPGAチップ上に実現できるシリコン神経ネットワークの規模には上限があり、数万ニューロン規模のネットワークを構築するためには複数のFPGAチップを接続する必要がある。従って、FPGAチップ間でシリコンニューロンの発火情報を効率よく伝達できる接続バスが重要であるが、発火そのものの情報ではなく、シナプストランスミッタの情報をパケットとして送信する下位層を定義し、その上に脳内の神経接続の傾向(密なローカル接続と疎なグローバル接続)を勘案した上位層を定義したバス規格を作成した。
2)シリコンニューロンモデルライブラリの拡充: 大脳皮質及び視床の4種類の神経細胞について、Pospishilらによるイオンコンダクタンスモデルを簡略化し、デジタル演算回路による実装に適したモデルを構築、ライブラリへ追加した。
3)シリコン神経ネットワークにおける情報処理: 昨年度までに、全結合ネットワークにおける自己連想記憶メモリタスクにおいてホジキン分類クラス1のニューロンモデルを用いた場合に比べてクラス2を用いた場合の方が、よりノイズの多い入力から正しいパターンを想起できることを示したが、フェーズレスポンスカーブと呼ばれる指標がこの性能差に重要な役割を果たしていることを明かにした。さらに、2)の新しいモデルを用いた全結合ネットワークにおける連想記憶メモリについて解析を開始した。これが、パターン認識ネットワークや他の連想記憶メモリネットワークと情報のやりとりが容易なネットワークの実現につながることが予想される。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
本研究の大きな柱の一つであるシリコン神経ネットワークチップ間接続バスについては、規格の定義のみならず既に下位層の実装を開始しており、当初予定より早く進んでいる。シリコンニューロンモデルライブラリに関しては当初予定していたモデルは構築を終え、ほぼ予定通りである。シリコン神経ネットワークにおける情報処理については、自己連想記憶メモリについての詳細な解析が必要となり研究の方向性を修正した。
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| Strategy for Future Research Activity |
今年度の成果を元に、大規模シリコン神経ネットワークを実現するためのチップ間接続バス技術を発展させ、多数のチップを用いたシステムをサポートできるスケーラブルなバスを目指す。また、実際に数チップを用いたシリコン神経ネットワークの構築を目指す。シリコン神経ネットワークにおける情報処理については、新しくライブラリに追加したニューロンモデルを用いた全結合ネットワークについてより詳細に研究を行うが、パターン認識ネットワークについても実現を目指す。
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