2015 Fiscal Year Annual Research Report
デジタル演算回路による大規模シリコン神経ネットワーク
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25240045
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| Research Institution | The University of Tokyo |
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Principal Investigator |
河野 崇 東京大学, 生産技術研究所, 准教授 (90447350)
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| Co-Investigator(Kenkyū-buntansha) |
藤田 昌宏 東京大学, 学内共同利用施設等, 教授 (70323524)
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| Project Period (FY) |
2013-04-01 – 2016-03-31
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| Keywords | シリコン神経ネットワーク / 脳型情報処理 |
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| Outline of Annual Research Achievements |
1)シリコン神経ネットワークチップ間接続バス：単一チップ上に実現できるシリコン神経ネットワークの規模の上限は数千程度であるが、例えばハエの脳は数万から数十万程度の神経細胞で構築されていると言われている。高度な情報処理の実現には複数チップの相互接続により大規模なネットワークを実現する必要がある。本年度は、既に定義済みのシリコン神経ネットワーク間接続バスの上位層規格を基に下位層を定義し、既にＦＰＧＡを用いてバスの実装を行った。128個チップの相互接続により約12万ニューロン程度のネットワークの実現に必要な帯域を確保し、シミュレーションにより動作確認を行った。
2)シリコンニューロンモデルライブラリの拡充：脳の情報処理には、多様な神経活動が重要な役割を担っていると考えられている。シリコン神経ネットワークプラットフォームにて実現可能な神経活動のレパートリーは高度な情報処理の実現に重要である。しかし、統一的なモデルにて多種類の神経活動を神経スパイクのレベルで精密に表現できるモデルが存在しないため、本研究課題で多様な神経活動の特徴を状態変数のリセットを用いずに表現するモデルライブラリを構築してきた。本年度は、既に構築したモデルの改良により神経活動の再現を向上させると共に、それらのＦＰＧＡ実装を行った。
3)高位合成を用いた高速シミュレーション回路の実装：工学応用にとり実装コスト、消費電力の低減は重要であり、ハードウェアリソースの効率的利用が必要ある。従来、神経ネットワークモデルの並列性を意識した実装を行っていたが、高位合成ツールを用いた、モデルと回路リソースの特性との両方を考慮した実装について検討を行った。特に4チップのＦＰＧＡ結合系への実装を例として検討を行い、複数チップを結合した回路リソースを用いた場合に効率的なモデルの分割実装手法を開発した。
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| Research Progress Status |
27年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
27年度が最終年度であるため、記入しない。
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