2013 Fiscal Year Annual Research Report
メタル・ソース／ドレイン型Ｇｅ－ＣＭＯＳ実現のための基盤技術開発
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25249035
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Grant-in-Aid for Scientific Research (A)
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| Research Institution | Kyushu University |
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Principal Investigator |
中島 寛 九州大学, 産学連携センター, 教授 (70172301)
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| Co-Investigator(Kenkyū-buntansha) |
西田 稔 九州大学, 総合理工学研究科(研究院), 教授 (90183540)
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| Project Period (FY) |
2013-04-01 – 2016-03-31
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| Keywords | Ge半導体 / 高性能デバイス / 電子・電気材料 / 絶縁膜 / 金属/半導体コンタクト |
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| Research Abstract |
本研究では、CMOSをメタル・ソース/ドレイン（S/D）型のMOSFETで構成すると共に、n-MOSでは電子の縦方向注入、p-MOSでは局所歪み導入、により高性能化を図る。また、n-MOSのS/Dに用いるTiN/Geコンタクトが低い電子障壁を示す機構を解明する。これらを通じてGe-CMOS実現に不可欠な基盤技術の確立を目指している。H25年度の成果は以下の通りである。
１．TiNターゲットの直接スパッタ堆積によって作製されるTiN/Geコンタクトはフェルミレベルピンニング（FLP）位置を伝導帯側に大きく変調する。このFLP変調機構の解明を目的に、コンタクトの電気特性と構造解析を詳しく調査した。その結果、TiN/Ge界面に形成されるアモルファスTi-Ge-N層がFLP変調に重要な役割を果たしていること、その変調には界面ダイポールが深く関与していること、を明らかにした。
２．S/DにHfGeを用いたAlゲートp-MOSFETの試作プロセスを確立した。得られた正孔チャネル移動度は340 cm2/Vsで、Si p-MOSと比較して1.7倍の移動度向上を達成した。更に、Al/SiO2との間にHfを挿入して400℃の熱処理を行うことにより、正孔チャネル移動度が920 cm2/Vsまで向上することを見出した。この移動度向上機構として、MOS界面の電荷補償モデルを提案した。
３．原子層堆積（ALD）装置を導入し、基礎データを取得すると共に、Al2O3/GeO2/Ge構造のゲートスタックを400℃以下の低温で形成する技術を確立した。その性能は、等価SiO2換算膜厚:3 nm、実効絶縁破壊電界：16 MV/cm, 界面準位密度：1E11 cm-2eV-1であった。このゲートスタックをn-MOSおよびp-MOSデバイスに活用する。
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| Current Status of Research Progress |
Current Status of Research Progress
1: Research has progressed more than it was originally planned.
Reason
本研究では以下の３課題に取り組んでいる。得られた成果は上述の通りで、計画以上に進展している。それぞれの課題に対する自己評価は以下の通りである。
１．低い電子障壁の発現機構の解明：研究分担者との密接な連携を図り、TiN/Geコンタクトの電気特性および構造解析とTi/Geコンタクトの電気特性および界面構造との比較から、FLP変調を示す要因がコンタクト界面に形成されるアモルファス層にあることを明確化した。これらは、世界を先導する成果で、APL誌に既に掲載済みである。
２．縦方向電子注入によるn-MOSの高性能化：H25年度にALD装置を導入し、高性能ゲートスタックの低温形成を可能とすると共に、段差被覆性の良いゲートスタック形成を可能とした。これにより、電子の縦方向注入に必須となるリセス構造へのゲートスタック形成にメドがついた。
３．歪み導入によるp-MOSの高性能化：p-MOSのチャネル移動度の当初目標は1000 cm2/Vsであった。上述の通り、歪み導入無しの場合でも、MOS界面の電荷補償により、920 cm2/Vsの高移動度化を実現している。これは当初の予想を超える成果であり、歪みを導入すれば更なる移動度向上が期待できる。
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| Strategy for Future Research Activity |
１．低い電子障壁の発現機構の解明:TiNと同様に、FLP変調を引き起こす可能性のある金属窒化膜として、IV族元素のZrN、HfNの挙動を調査する。金属窒化膜/Geコンタクトを形成し、熱処理温度に対する障壁高さを明らかにする。構造解析には、現状のSTEM-HAADF法に加えて、窒素等の軽元素の検出に有効な電子エネルギー損失分光法を併用してコンタクト界面の構造評価を行う。
２．ゲートスタックの更なる高性能化を目的に、Al堆積後アニール（Al-PMA）を検討する。ALDおよびECR酸素プラズマ照射プロセスを用いて、HfO2/Al2O3/GeO2/Ge構造のゲートスタックを形成する。その上にAlを堆積してMOSキャパシタを作製し、300～400℃の温度範囲でアニールし、Al-PMA効果を調査する。等価SiO2換算膜厚（EOT）やリーク電流密度をI-V/C-V測定から、界面準位密度（Dit）をDLTS測定から算出する。EOT＝1.0 nm、Dit＝1E11 cm-2eV-1以下の高品質ゲートスタックを実現する。
３．縦方向電子注入によるn-MOSの高性能化:ゲートスタックにHfO2/Al2O3/GeO2/Geを、S/DにTiNを用いたn-MOSFETを試作する。縦方向電子注入には、リセスチャネルの深さが重要なパラメータとなるので、その深さと電子のチャネル移動度との相関を明らかにする。目標は電子移動度：1000 cm2/Vsとする。
４．歪み導入によるp-MOSの高性能化:ゲートスタックにHfO2/Al2O3/GeO2/Geを、S/DにHfGeを用いた歪み導入p-MOSFETを試作する。歪み導入は、S/D上に窒化膜を堆積し、チャネル領域に圧縮歪みを導入し、正孔移動度の更なる向上を図る。
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