2014 Fiscal Year Annual Research Report
メタル・ソース／ドレイン型Ｇｅ－ＣＭＯＳ実現のための基盤技術開発
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25249035
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| Research Institution | Kyushu University |
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Principal Investigator |
中島 寛 九州大学, 産学連携センター, 教授 (70172301)
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| Co-Investigator(Kenkyū-buntansha) |
西田 稔 九州大学, 総合理工学研究科(研究院), 教授 (90183540)
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| Project Period (FY) |
2013-04-01 – 2016-03-31
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| Keywords | Ge半導体 / 高性能デバイス / 電子材料 / 絶縁膜 / 金属/半導体コンタクト |
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| Outline of Annual Research Achievements |
本研究では、CMOSをメタル・ソース/ドレイン（S/D）型のMOSFETで構成すると共に、n-MOSでは電子の縦方向注入、p-MOSでは局所歪み導入、により高性能化を図る。また、n-MOSのS/Dに用いるTiN/Geコンタクトが低い電子障壁を示す機構を解明する。H26年度の成果は以下の通りである。
１．スパッタ堆積によって作製されるTiN/Geコンタクトはフェルミレベルピンニング（FLP）位置を伝導帯側に大きく変調する。このFLP変調機構の解明を目的に、ZrNおよびHfNについてその電気特性と構造解析を行った。ZrN/Geの変調効果はTiN/Geと同程度に大きく、界面に厚さが1-2 nmのアモルファス界面層（a-IL）が存在すること、HfN/Geの変調効果は小さく、a-ILは観測できない程度に薄いこと、等の知見を得た。FLPの変調には、窒素を含むa-IL層が重要な役割を果たしていることを明らかにした。
２．S/DにHfGe/Geコンタクトを用いたp-MOSFETでは、そのチャネル抵抗が小さい場合、S/Dの寄生抵抗が顕在化して電流駆動力が低下した。この問題を解決するために、S/DにPtGeを用いるプロセス技術を確立した。電子の縦方向注入に必須となるリセス構造形成に関して、希釈H2O2によるGeのエッチング手法を確立した。
３．ゲートスタックの高性能化を目的に、Al堆積後アニール（Al-PMA）を検討した。ALDおよびECR酸素プラズマ照射によりAl2O3/GeO2/Ge構造のゲートスタックを形成し、その上にAlを堆積して400℃の温度でアニールすれば、価電子帯側の界面準位密度が大幅に低減することを見出した。
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| Current Status of Research Progress |
Current Status of Research Progress
1: Research has progressed more than it was originally planned.
Reason
本研究では以下の３課題に取り組んでいる。得られた成果は上述の通りで、計画以上に進展している。それぞれの課題に対する自己評価は以下の通りである。
１．低い電子障壁の発現機構の解明：研究分担者との密接な連携を図り、TiN/Ge、ZrN/GeおよびHfN/Geの電気特性および構造解析から、FLP変調を示す要因がコンタクト界面に形成されるアモルファス層にあることを明確化した。これらは、世界を先導する成果で、JAP誌に発表すべく準備を進めている。
２．縦方向電子注入によるn-MOSの高性能化：高性能ゲートスタックの低温形成を可能とすると共に、段差被覆性の良いゲートスタック形成を可能とした。更に、電子の縦方向注入に必須となるリセス構造形成に於いて、Geのエッチング手法を確立した。今後は、n-MOSFETの試作に注力する。
３．歪み導入によるp-MOSの高性能化：電流駆動力向上には、薄いゲートスタックが必須となる。この薄いゲートと従来のHfGe-S/Dを組み合わせてMOSデバイスを試作した場合、当初想定していなかったS/Dの大きな寄生抵抗の課題が判明した。この課題をPtGe-S/Dで解決できた点は大きい。得られた成果はJJAP誌に投稿中である。
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| Strategy for Future Research Activity |
１．高性能ゲートスタックの低温形成：H26年度迄に、p-MOSFETのチャネル移動度の向上手段として、界面電荷補償モデルを構築している。界面電荷補償を実現するには、ゲートスタック中に負の固定電荷の導入が必要である。ALDおよびECR酸素プラズマ照射プロセスを適正化し、負の固定電荷が導入できるプロセス条件を明らかにする。
２．縦方向電子注入によるn-MOSの高性能化：ゲートスタックにHfO2/Al2O3/GeO2/Geを、S/DにTiNを用いたn-MOSFETを試作する。縦方向電子注入には、リセスチャネルの深さが重要なパラメータとなるので、その深さとS/D寄生抵抗およびチャネル移動度との相関を明らかにする。寄生抵抗が小さく、移動度の高いn-MOSFETを実現する。
３．歪み導入によるp-MOSの高性能化:ゲートスタックにHfO2/Al2O3/GeO2/Geを、S/DにPtGeを用いたp-MOSFETを試作する。ゲート絶縁膜/Ge界面に負の固定電荷を導入したゲートスタックを用いて、移動度の向上を図る。更に、チャネル領域に圧縮歪みを導入し、正孔移動度の更なる向上を図る。
４．Ge-On-Insulator（GOI）基板の作製：GOI基板の作製技術を確立すると共に、GOI層の電気的評価を行い、その結果をGOI作製プロセスにフィードバックしてGOI基板の高品質化を図る。最終的にGOI基板上にメタルS/D型のGe-CMOSを実現する。
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| Remarks |
九州大学産学連携センター中島研究室
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