2013 Fiscal Year Annual Research Report
自律的特性補償により閾値付近の低電圧まで安定動作する集積回路設計技術
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25280014
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Grant-in-Aid for Scientific Research (B)
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| Research Institution | Kyoto University |
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Principal Investigator |
小野寺 秀俊 京都大学, 情報学研究科, 教授 (80160927)
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| Co-Investigator(Kenkyū-buntansha) |
土谷 亮 京都大学, 情報学研究科, 助教 (20432411)
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| Project Period (FY) |
2013-04-01 – 2016-03-31
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| Keywords | システムオンチップ / 集積回路 / 低消費電力化 / 製造容易化 / 組込システム / ディペンダブルシステム |
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| Research Abstract |
トランジスタ特性の自己診断回路について、均質なリング発振回路の一部の構造を変更した非均質リング発振回路を基本構造として、特定のトランジスタの動作特性が回路全体の動作特性に強い影響を及ぼす回路構造について検討した。更に、信号の遮断と伝達を制御するパストランジスタを回路中に埋め込み、それらの制御により非均質構造となる回路部分を変更することが可能な回路構造再構成型リング発振回路の検討を開始した。本回路を用いることにより、回路中の個々のトランジスタについて、スイッチング環境下において動作特性を観測することが可能となる。
基板電圧調整による特性補償回路については、順方向ならびに逆方向の基板電圧を発生するDA変換回路と出力バッファを設計した。逆方向電圧については、スイッチドキャパシタ型のチャージポンプにより、接地電位以下および電源電圧以上の電圧を生成する事とした。設計容易性を確保するために、セルベース設計環境で実装可能な回路方式を検討した。複数の専用セルを用いることで、ディジタル回路用設計環境を用いて基板電圧発生回路を設計した。
論理ゲート設計技術に関しては、まず、0.6Vという特定の電源電圧を対象にして、トランジスタ幅の調節により消費電力と遅延時間の最適化を図り、エネルギー効率を改善した論理ゲートを設計した。組み合わせ論理回路と共に、順序回路であるフリップフロップについても、消費エネルギーの最小化を図った回路を設計した。
いずれの課題においても、検討結果を実シリコンにて検証するため、28nmプロセスにおいテスト回路を設計し、製造に回した。試作品が納品される平成26年度には、平成25年度の研究成果を実チップの特性評価により実証する。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
自己診断回路について、当初は非均質リング発振回路の開発までを想定していたが、制御用トランジスタを埋め込むことにより回路構造を再構成できる回路の検討にも着手した。今回開発する回路構造再構成型リング発振回路は、回路中の個々のトランジタの特性を動作中に評価できる画期的なものである。
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| Strategy for Future Research Activity |
今回検討した自己診断回路と特性補償回路を実シリコンにて検証する。使用する製造プロセスとしては、現在の最先端プロセスである28nmのFDSOIを採用し、今回の研究成果が、今後の最先端プロセスにおいても持続的に適用可能であることを明らかにする。
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| Expenditure Plans for the Next FY Research Funding |
65nmテストチップの試作費用を400万円見込んでいた。しかしながら、試作発注先である東京大学大規模設計集積システム設計教育研究センターが募集した28nmプロセスのテストラン(試験試作)に応募し、これが採択されたため、試作費用を支払うことなくテストチップの試作を行う事が出来た。
当初計画では、テストチップ(TEG)の試作は65nmプロセスで行う予定であった。しかしながら、65nmプロセスの試作工場が閉鎖されたため、同プロセスでの試作は不可能になった。そこで、最先端プロセスである28nmFDSOIプロセスでの試作に計画を変更した。製造プロセスの変更に伴い、TEG試作費が高騰する。次年度使用額は、当初のテストチップ試作費と合算し、28nmプロセスでのTEG試作費として使用する。
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