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2015 Fiscal Year Annual Research Report

自律的特性補償により閾値付近の低電圧まで安定動作する集積回路設計技術

Research Project

Project/Area Number 25280014
Research InstitutionKyoto University

Principal Investigator

小野寺 秀俊  京都大学, 情報学研究科, 教授 (80160927)

Co-Investigator(Kenkyū-buntansha) 土谷 亮  京都大学, 情報学研究科, 助教 (20432411)
石原 亨  京都大学, 情報学研究科, 准教授 (30323471)
Project Period (FY) 2013-04-01 – 2017-03-31
Keywordsシステムオンチップ / 集積回路 / 低消費電力化 / 組込みシステム / ディペンダブルシステム
Outline of Annual Research Achievements

トランジスタ特性の自己診断回路について、非均質部分を動的に切り替える事のできる再構成型の特性モニタを昨年度に開発していた。今年度は、再構成型の特性モニタ回路により、NBTIによる経年劣化やランダムテレグラフノイズによる動的な特性変動をモニタする方法について検討した。トランジスタ寸法の異なる再構成型特性モニタ回路を試作し、ランダムテレグラフノイズの素子寸法依存性を求めた。その結果、しきい値電圧変動量は対数正規分布に従うこと、対数正規分布を規定する分布の平均値は素子寸法依存性が弱い一方で分散は素子寸法依存性を持つことを明かにした。
基板電圧調整による特性補償回路については、逆方向と順方向の双方の基板電圧を発生する回路方式を昨年度に開発した。今年度は、昨年度開発した回路方式に基づいて、28nmのSOIプロセスで動作する基板バイアス発生回路を設計した。逆方向バイアスでは、電源電圧の範囲外の電圧が必要になるが、これらをチャージポンプによりコア電源から作成する回路を実装した。
高いエネルギー効率を持つ論理ゲート設計技術に関しては、エネルギー効率が高くなる低電圧領域におけるラッチ回路の動作安定性を解析的にモデル化する事に成功した。本モデルをフリップフロップに適用することにより、低電圧領域で安定動作するフリップフロップの設計指針を明かにした。
以上の要素回路を評価するテスト回路を28nmプロセスにて設計し、製造を依頼した。試作品は2016年5月に納品予定であり、自律的特性補償により閾値付近の低電圧まで安定動作する集積回路設計技術の効果を実際のシリコン上で確認する。

Current Status of Research Progress
Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

トランジスタ特性の自己診断回路については、当初計画どおりNBTIやランダムテレグラフノイズによる動的な特性変動も診断対象に含めることが可能な再構成可能型の自己診断回路を開発した。本回路により、ランダムテレグラフのイズの統計的性質が対数正規分布となることを明かにすることができた。また、ノイズ分布パラメータの素子寸法依存性を求めた。これにより、回路設計においてランダムテレグラフノイズの影響を適切に考量する事が可能となった。
基板電圧調整による特性補償回路は、基本的にアナログ回路であるが、各構成要素は標準セルと同一のレイアウト構造で実現し、セルベース設計環境での自動設計を行った。本方式は、セルベースアナログ設計とも呼ぶべき新しい設計戦略であり、設計回路の実シリコンでの適切な動作を確認することが出来れば、ミックストシグナル回路の設計自動化に向けた重要なマイルストンを達成した事となる。
高いエネルギー効率を持つ論理ゲート設計技術に関して、組み合わせ論理ゲートについては、エネルギー効率を向上させるトランジスタ寸法の最適化法と新しいレイアウト構造を昨年までに明らかにしていた。今年度は、ラッチやフリップフロップなどの順序論理ゲートについても、低電圧動作状態での安定動作とエネルギー効率を向上させる設計指針を明らかにすることが出来た。

Strategy for Future Research Activity

今年度までの研究にて、「トランジスタ特性の自己診断回路」、「基板電圧調整による特性補償回路」、「高いエネルギー効率を持つ論理ゲート設計技術」の各要素技術については、当初の計画通りの目標を達成することができた。当初計画では、これらの要素技術の効果をシリコン上で確認するためのテストチップを試作して特性評価を行い、開発技術の有効性を実証する計画であった。しかしながら、製造会社の都合によりテストチップの製造開始時期が7月から10月に変更になった。そのため、試作品の完成予定が平成28年5月となった。テストチップの納品後は速やかに特性評価を行い、本研究で開発した自律的特性補償により閾値付近の低電圧まで安定動作する集積回路設計技術の効果を実際のシリコン上で確認する計画である。

Causes of Carryover

平成27年度に、研究成果を実証するテストチップを28nmプロセスのシャトルサービスにて試作する計画であった。当初計画では、7月のシャトルに申し込む計画であったが、製造会社の都合により該当シャトルが中止となった。7月以降で最も早く実施されるシャトルは10月であったため、そのシャトルに申し込んだが、試作品の仕上り予定は平成28年度となった。従って、試作代金を平成28年度に支払う必要が生じた。

Expenditure Plan for Carryover Budget

テストチップ試作費用ならびに試作チップの評価結果を学会にて発表するための旅費として使用する。

  • Research Products

    (10 results)

All 2016 2015

All Journal Article (3 results) (of which Peer Reviewed: 3 results,  Open Access: 3 results,  Acknowledgement Compliant: 3 results) Presentation (7 results) (of which Int'l Joint Research: 7 results,  Invited: 4 results)

  • [Journal Article] Layout Generator with Flexible Grid Assignment for Area Efficient Standard Cell2015

    • Author(s)
      Shinichi Nishizawa, Tohru Ishihara, Hidetoshi Onodera
    • Journal Title

      IPSJ Transactions on System LSI Design Methodology

      Volume: 8 Pages: 131 - 135

    • DOI

      10.2197/ipsjtsldm.8.131

    • Peer Reviewed / Open Access / Acknowledgement Compliant
  • [Journal Article] Statistical Timing Modeling Based on a Lognormal Distribution Model for Near-Threshold Circuit Optimization2015

    • Author(s)
      Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera
    • Journal Title

      IEICE TRANSACTIONS on Fundamentals of Electronics, Communications and Computer Sciences

      Volume: E98-A Pages: 1455-1466

    • DOI

      10.1587/transfun.E98.A.1455

    • Peer Reviewed / Open Access / Acknowledgement Compliant
  • [Journal Article] A Forward/Reverse Body Bias Generator with Wide Supply-Range down to Threshold Voltage2015

    • Author(s)
      N. Kamae, A. Tsuchiya, H. Onodera
    • Journal Title

      IEICE TRANSACTIONS on Electronics

      Volume: E98-C Pages: 504-511

    • DOI

      10.1587/transele.E98.C.504

    • Peer Reviewed / Open Access / Acknowledgement Compliant
  • [Presentation] Statistical Analysis and Modeling of Random Telegraph Noise Based on Gate Delay Variation Measurement2016

    • Author(s)
      A.K.M. Mahfuzul Islam, Tatsuya Nakai, and Hidetoshi Onodera
    • Organizer
      International Conference on Microelectronic Test Structures
    • Place of Presentation
      メルパルク横浜(神奈川県・横浜市)
    • Year and Date
      2016-03-28 – 2016-03-31
    • Int'l Joint Research
  • [Presentation] A Closed-Form Stability Model for Cross-Coupled Inverters Operating in Sub-Threshold Voltage Region2016

    • Author(s)
      Tatsuya Kamakari, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera
    • Organizer
      21st Asia and South Pacific Design Automation Conference (ASP-DAC)
    • Place of Presentation
      Macao(China)
    • Year and Date
      2016-01-25 – 2016-01-28
    • Int'l Joint Research
  • [Presentation] On-chip Monitoring and Compensation Scheme with Fine-grain Body Biasing for Robust and Energy-Efficient Operations2016

    • Author(s)
      A.K.M. Mahfuzul Islam and Hidetoshi Onodera
    • Organizer
      21st Asia and South Pacific Design Automation Conference (ASP-DAC)
    • Place of Presentation
      Macao(China)
    • Year and Date
      2016-01-25 – 2016-01-28
    • Int'l Joint Research / Invited
  • [Presentation] Design Challenges and Solutions in the era of IoT2015

    • Author(s)
      Hidetoshi Onodera
    • Organizer
      IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SoC)
    • Place of Presentation
      Daejeon(Korea)
    • Year and Date
      2015-10-05 – 2015-10-07
    • Int'l Joint Research / Invited
  • [Presentation] Dependable VLSI Platform with Variability and Soft-Error Resilience2015

    • Author(s)
      Hidetoshi Onodera
    • Organizer
      International Conference on Integrated Circutis, Design, and Verification
    • Place of Presentation
      Ho Chi Minh City(Vietnam)
    • Year and Date
      2015-08-10 – 2015-08-12
    • Int'l Joint Research / Invited
  • [Presentation] Energy-Efficient Computing with Algorithm Embedded Hardware2015

    • Author(s)
      Hidetoshi Onodera
    • Organizer
      International Workshop on Cross-Layer Resilience
    • Place of Presentation
      Munich(Germany)
    • Year and Date
      2015-07-20 – 2015-07-21
    • Int'l Joint Research / Invited
  • [Presentation] An impact of process variation on supply voltage dependence of logic path delay variation2015

    • Author(s)
      S. Nishizawa, T. Ishihara, H. Onodera
    • Organizer
      International Symposium on VLSI Design, Automation and Test
    • Place of Presentation
      Hsinchu(Taiwan)
    • Year and Date
      2015-04-27 – 2015-04-29
    • Int'l Joint Research

URL: 

Published: 2017-01-06  

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