2014 Fiscal Year Annual Research Report
体内埋込み型医療機器向けLSI回路のための極低電力自己テスト方式に関する研究
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25280016
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| Research Institution | Kyushu Institute of Technology |
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Principal Investigator |
温 暁青 九州工業大学, 大学院情報工学研究院, 教授 (20250897)
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| Co-Investigator(Kenkyū-buntansha) |
宮瀬 紘平 九州工業大学, 大学院情報工学研究院, 助教 (30452824)
HOLST Stefan 九州工業大学, 大学院情報工学研究院, 助教 (40710322)
梶原 誠司 九州工業大学, 大学院情報工学研究院, 教授 (80252592)
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| Project Period (FY) |
2013-04-01 – 2017-03-31
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| Keywords | LSIテスト / テスト電力安全性 / IR-Drop / 入力遷移 / マスク回路 / スキャンテスト / シフト電力 / キャプチャ電力 |
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| Outline of Annual Research Achievements |
本年度は、組込み自己テストの実行中に発生する入力遷移（フリップ・フロップの出力遷移）の内、遷移故障の検出に寄与しない入力遷移（すなわち、無効遷移）を選択的に抑えることによって、極低電力組込み自己テストを実現するというSITM-BIST技術（必要な制御回路を含む）を提案することを目標に研究を実施した。まず、前年度に実施した入力遷移の伝搬実験データについて無効遷移の空間的分布と時間的分布を分析した。その結果、ベクトル間バラツキ、及び、回路入力間バラツキが存在することが判明した。ベクトル間バラツキとしては、すべての入力遷移が無効遷移である場合もあることが判明した。一方、回路入力間バラツキは明確な特徴があることが確認できなかった。この分析結果を踏まえて、無効遷移を抑えるための選択的入力遷移マスク回路の設計方法を提案した。このマスク回路は、 (1) 無効遷移をマスクするユニット、(2) 無効遷移表を格納するOn-Chipメモリ、及び、 (3) マスク制御回路から構成される。また、回路オーバーヘッドを抑えるために、一部の無効遷移のみを抑える方式をも提案した。この方式では、まず、回路の出力側から入力側に向かってレベル付けを行う。次に、レベルの低く影響領域（Impact Area）の大きいフリップ・フロップ出力を優先的に予め指定された数のフリップ・フロップ出力のみをマスクするようなにユニットを挿入する。これらの回路変更を行うことによって、組込み自己テストの実行中に発生する無効遷移を選択的に抑えることができる。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
本年度の研究目標は「組込み自己テストの実行中に発生する無効遷移を選択的に抑えるための回路設計手法の提案」であった。特に注意した点は、(1) 無効遷移の分布を考慮すること、及び、(2) 回路オーバーヘッドを抑えることであった。その結果、マスク制御データをROMに格納するという高い柔軟性を有する無効遷移マスク方式、及び、一部のフリップ・フロップ出力のみをマスクする低回路オーバーヘッド方式を提案した。低回路オーバーヘッド方式の研究では、当初影響領域（Impact Area）をフリップ・フロップ出力の選択基準に入れなかったが、関連する他の研究の実験データからヒントを得て、本研究にも影響領域（Impact Area）の概念を導入した。但し、本研究での影響領域は、あるフリップ・フロップ出力から構造的に到達できる論理素子の数であり、レイアウト設計のデータを必要としない。これによって、本回路設計方式をレジスター転送（RT）レベルでも実装できることになる。このように、本研究を実施した結果、当初予定はおおむね達成できた。
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| Strategy for Future Research Activity |
本年度の実施結果を踏まえて、今後は以下のように本研究を推進していく予定である。
〇H27年度：オンチップの遅延計測回路を搭載した評価用LSI回路を用いて提案技術(SITM-BIST)のテスト電力レベル、テスト電力安全性及びオーバーヘッドなどに関する評価実験を行う。まず、専門家からの助言に基づき、試作回路の仕様を決定する。次に、短納期・低費用の試作サービスを利用して評価回路を試作する。その後、卓上型DFTテスターを導入して評価回路のテスト入力ごとの電力計測で低電力性を評価する他、内部遅延計測ユニットで得られるパス遅延情報で電力安全性を評価する。
〇H28年度： 提案技術（SITM-BIST）を実装し、体内埋込み型医療機器向け実LSI回路に適用することによって実製品評価を行う。まず、設計フローのレジスター転送（RT）レベルにSITM-BIST技術をIPとして実装する。次に、RTレベルのIPを用いて、体内埋込み型医療機器向け実 LSI 回路に SITM-BIST を設計する。その後、回路電力解析ツールを用いて実 LSI 回路の電力解析を行い、SITM-BIST技術の有効性を示す。
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