2015 Fiscal Year Annual Research Report
体内埋込み型医療機器向けLSI回路のための極低電力自己テスト方式に関する研究
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25280016
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| Research Institution | Kyushu Institute of Technology |
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Principal Investigator |
温 暁青 九州工業大学, 大学院情報工学研究院, 教授 (20250897)
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| Co-Investigator(Kenkyū-buntansha) |
宮瀬 紘平 九州工業大学, 大学院情報工学研究院, 助教 (30452824)
Holst Stefan 九州工業大学, 大学院情報工学研究院, 助教 (40710322)
梶原 誠司 九州工業大学, 大学院情報工学研究院, 教授 (80252592)
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| Project Period (FY) |
2013-04-01 – 2017-03-31
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| Keywords | LSIテスト / テスト電力 / 低電力テスト / テスト生成 / IR-Drop |
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| Outline of Annual Research Achievements |
本年度は、STIM-BIST技術の有効性を確認するため、評価用LSＩ回路の試作を目標に実施を始めた。まず、評価用LSＩ回路の設計作業において、STIM-BIST技術を用いた場合の電力（機能動作時及びテスト時）の影響（テスト電力レベル、テスト電力安全性、電池のテスト消耗率など）を詳細に調べるために、試作LSＩ回路内の数か所にオンチップの遅延計測ユニットを設けた他、消費電力の影響をより効果的に評価するために、電源分配ネットワーク（PDN: Power Distribution Network）に三種類の強弱レベルを設定できるようなユニークな仕組みを考案し、実装した。次に、設計されたLSＩ回路についてシミュレーションを用いて徹底的な動作確認を行った。その作業過程で、テスト電力の影響はLSI回路の論理機能部にあるパスの遅延だけではなく、LSI回路内のすべてのクロックパスの遅延にも大きく影響し、結果としてテストサイクルを引き延ばしてしまうという「クロックストレッチ」現象を引き起こすことを判明した。クロックストレッチによって、実速度スキャンテストを実施しても一部の遅延故障の検出ができなくなる恐れがある。そのため、本年度に予定していたLSＩ回路の試作（VDECを通じて行う予定）を来年度に変更し、クロックストレッチを削減するための手法を追加的に研究した。その結果、回路設計を変更せずテストデータ変更のみでクロックストレッチを効果的に削減する技術の開発に成功した。この技術では、まず近傍信号値変化量の多いクロックパスを特定した上、テストキューブ内のXビット（未定値ビット）に最適な論理値を埋め込むことによって、クロックパスの近傍信号値変化量を効果的に削減することができる。これは世界初のテストデータ制御型クロックストレッチ削減手法であり、低電力LSI テストの研究分野での大きな学術的・産業的インパクトが期待できる。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
本年度の研究目的は「STIM-BIST技術の有効性を確認するための評価用LSＩ回路の試作」であった。実施した結果、評価用LSＩ回路の設計に成功した。設計された評価用LSＩ回路に対して詳細なシミュレーション検証を行った結果、当初の設計要求機能がすべて達成されたが、テスト電力の影響はLSI回路の論理機能部にあるパスの遅延だけではなく、LSI回路内のすべてのクロックパスの遅延にも大きく影響し、テストサイクルを引き延ばしてしまうという「クロックストレッチ」現象を引き起こすことを判明した。クロックストレッチによって、実速度スキャンテストを実施しても一部の遅延故障の検出ができなくなる恐れがある。このため、LSＩ回路の試作（VDECを通じて行う予定）の実施を来年度に変更し、クロックストレッチを削減するための手法を追加的に研究した。その結果、低電力LSI テストの研究分野での大きな学術的・産業的インパクトが期待できる、世界初のテストデータ制御型クロックストレッチ削減手法の開発に成功した。LSＩ回路の試作を平成28年度に変更しても、本研究の最終目標の達成のための大きな支障にはならない。このため、本年度の実施はおおむね順調に進展していると判断できる。
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| Strategy for Future Research Activity |
本年度の実施結果を踏まえて、今後は以下のように本研究を推進していく予定である。
〇H28年度： まず、昨年度に設計した評価用LSＩ回路の設計にクロックストレッチ削減機能を追加する。次に、VDECの提供するファンドリサービスを利用して評価用LSＩ回路を試作する。試作した評価用LSＩ回路に対して、Cloud Testing Services社製テスターを用いてテスト電力の測定・解析を行う。更に、SITM-BIST技術のための設計フローを整備し、SITM-BIST技術のコア部分をレジスター転送（RT）レベルの設計IPとして実装できるようにする。このように、SITM-BIST技術の有効性を示すとともに、実用化に向けた実装基盤を整備する。
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| Causes of Carryover |
本年度の研究目的は「STIM-BIST技術の有効性を確認するための評価用LSＩ回路の試作」であった。実施した結果、評価用LSＩ回路の設計に成功した。設計された評価用LSＩ回路に対して詳細なシミュレーション検証を行った結果、当初の設計要求機能がすべて達成されたが、テスト電力の影響はLSI回路の論理機能部にあるパスの遅延だけではなく、LSI回路内のすべてのクロックパスの遅延にも大きく影響し、テストサイクルを引き延ばしてしまうという「クロックストレッチ」現象を引き起こすことを判明した。クロックストレッチによって、実速度スキャンテストを実施しても一部の遅延故障の検出ができなくなる恐れがある。このため、LSＩ回路の試作（VDECを通じて行う予定）を次年度に変更し、本年度にはクロックストレッチを削減するための手法を追加的に開発した。
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| Expenditure Plan for Carryover Budget |
次年度は、前年度に実施しなかった評価用LSＩ回路の試作を行う。次年度使用額をVDECファンドリサービスの利用料金の支払いに使用する予定である。
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