2017 Fiscal Year Annual Research Report
Research on Extra-Low-Power Self-Test for LSI Circuits in Implantable Medical Devices
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25280016
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| Research Institution | Kyushu Institute of Technology |
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Principal Investigator |
温 暁青 九州工業大学, 大学院情報工学研究院, 教授 (20250897)
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| Co-Investigator(Kenkyū-buntansha) |
宮瀬 紘平 九州工業大学, 大学院情報工学研究院, 准教授 (30452824)
Holst Stefan 九州工業大学, 大学院情報工学研究院, 助教 (40710322)
梶原 誠司 九州工業大学, 大学院情報工学研究院, 教授 (80252592)
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| Project Period (FY) |
2013-04-01 – 2018-03-31
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| Keywords | LSI回路 / スキャンテスト / テスト電力 / キャプチャ電力 / IR-Drop / クロックストレッチ / 誤テスト / テストデータ変更 |
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| Outline of Annual Research Achievements |
本研究では、LSIスキャンテストにおいて、遅延故障検出に寄与しない無効入力遷移が多く存在することに着目し、無効入力遷移を回路内に伝搬させない選択的入力遷移マスク回路を提案した。また、クロック信号線周辺の状態遷移削減によって、クロックストレッチを抑え、実速度スキャンテストの精度を高める手法も提案した。平成２８年度にこれらの提案手法に有効性を評価するためのテスト回路試作、テスター接続用ボードの試作、実測による評価実験、データ分析などを予定していたが、VDECが平成２８年度試作サービスの一部を中止したことによって、本研究のテスト回路試作ができなかった。そのため、当初の計画計画を延長して、平成２９年度にVDEC試作サービスを利用して試作を行った。
試作において使用したプロセス、パッケージ、チップサイズ、使用可能ピン数、実際使用ピン数及びはそれぞれ0.18μm、QFP160、2.5mm×2.5mm、112、72であった。試作チップの中心はDelay Captureと呼ばれる遅延測定回路である。この回路は、キャプチャタイミングを少しずつ短くしていくことで対象パスの遅延を測定することができる。キャプチャくロックの周期の設定範囲は10 ns ～1 msである。対象パス周辺にベンチマーク回路があり、その動作による状態遷移量が対象パスの遅延を支配する。そのため、対象パスの遅延を測定することによって、機能動作やスキャンテストにおける状態遷移量を推定することができる。今回は２５個のテストチップを試作した。テストチップの実測実験にCloud Test Service社の卓上型テスターを利用した。提案手法適用有りと無しでのベンチマーク回路のスキャンテスト時の態遷移量を対象パスの遅延測定によって推定した。その結果、提案手法によってテスト品質を低下させずに自己テスト電力を大幅に削減きることが確認できた。
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| Research Progress Status |
29年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
29年度が最終年度であるため、記入しない。
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