2013 Fiscal Year Research-status Report
配線による遅延調整手法を用いたホストベースＩＰＳプロセッサの開発と検知回路最適化
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25330149
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Grant-in-Aid for Scientific Research (C)
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| Research Institution | Hirosaki University |
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Principal Investigator |
佐藤 友暁 弘前大学, 総合情報処理センター, 准教授 (00336992)
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| Project Period (FY) |
2013-04-01 – 2016-03-31
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| Keywords | 不正アクセス防御システム / モバイルコンピューティング / 再構成可能なハードウェア / タイミング調整 |
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| Research Abstract |
本研究の目的は，多様なネットワーク環境下で使用されるスマートフォンやモバイルPCにおいても適用可能であり，検知精度が高く，高速・低消費電力，省スペースで動作するホストベースIPS (Intrusion Prevention System)を実現することです。そのために不可欠である検知回路のウェーブパイプライン化設計において，再構成可能なハードウエアの特徴を生かし，動作検証後に配線経路の遅延時間調整により，さらなる高速化を実現することです。本年度においては，この目的を達成するために以下について取り組みました。
・東京大学大規模集積システム設計教育研究センター(VDEC)を通じて提供される，論理合成システムおよび0.18umCMOSテクノロジによるスタンダードセルを使用して，クロスバスイッチの設計を行いました。またクロスバスイッチの面積，遅延時間，消費電力はＣＡＤツールを使用して見積もられました。また，動作検証を行い際には，0.18umテクノロジの利用はチップ試作コストの観点では非常に有益です。一方で現在主流のテクノロジでの評価も必要です。このため，上記に加えて現在もデジタルLSIで使用されている45nmテクノロジによるオープンライブラリを使用してロジックブロックの開発を行いました。
・これらの制御を行う組み込みＣＰＵの問題点を解消するための方法を提案した。
・出張先等において，モバイル通信システム，公衆無線LANサービス，インターネットカフェ等におけるセキュリティの状況について調査を行いました。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
本研究計画の一部で若干当初より遅れている部分があるが，平成２６年度内で達成可能であると考えられます。一方，本研究で必要とされる組み込みＣＰＵの性能的な問題点が新たに明らかになったものの，その解決方法が明らかになり，その成果の一部は論文としてまとめることが可能になりました。以上から，総合的に判断するとおおむね順調に進展していると判断いたします。
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| Strategy for Future Research Activity |
平成２５年度に研究成果を基に，以下について取り組みます。
１）平成２５年度において作成した，クロスバスイッチ，これまで作成したロジックブロック，問題点を解消したＣＰＵ，多重化バスを組み込み，チップ設計を行います。設計されたチップは，東京大学大規模集積システム設計教育研究センター(VDEC)を通じてチップ化を行います。同時に45nmテクノロジ向けのクロスバスイッチ，制御用ＣＰＵ，多重化バスを設計し，評価を行います。
２）モバイル通信システム，公衆無線LANサービス，インターネットカフェ等におけるセキュリティの状況について引き続き調査を行います。
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| Expenditure Plans for the Next FY Research Funding |
発表を予定していた研究内容の発表が，平成２６年度に行うことになったためと，チップ試作が翌年度以降になったため。
研究発表のための旅費およびチップ試作に必要な費用
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