2014 Fiscal Year Research-status Report
配線による遅延調整手法を用いたホストベースＩＰＳプロセッサの開発と検知回路最適化
| Project/Area Number |
25330149
|
|---|
| Research Institution | Hirosaki University |
|---|
Principal Investigator |
佐藤 友暁 弘前大学, 総合情報処理センター, 准教授 (00336992)
|
|---|
| Project Period (FY) |
2013-04-01 – 2017-03-31
|
| Keywords | 不正アクセス防御システム / モバイルコンピューティング / 再構成可能なハードウエア / タイミング調整 / コネクションスイッチ |
|---|
| Outline of Annual Research Achievements |
本研究の目的は，公衆無線LANやモバイル通信回線といった多種多様な通信環境下において，通常のパソコンよりCPU性能が低いモバイル機器において不正アクセスやコンピュータウイルス等からの被害を防ぐことです。この目的を達成するために，検知精度が高く，高速・低消費電力動作，省スペースで動作するホストベースIPS (Intrusion Prevention System)向けのプロセッサに必要な，ウェーブパイプライン動作向けの再構成可能なプロセッサの開発とその検知回路を実現することです。本年度においては，この研究目的を達成するたに以下について取り組みました。
・東京大学大規模集積システム設計教育研究センター(VDEC)を通じて提供されている0.18umテクノロジによるライブラリだけでなく，より新しい45nmテクノロジにおいても再構成可能なウェーブパイプライン化回路が有効であることを明らかにしました。
・ウェーブパイプライン向けのコネクションスイッチの開発を行いました。このコネクションスイッチを使用することで，ファインチューニングがコネクションスイッチ内で可能になることを実現しました。また，配線経路の遅延時間が均等になるための遅延調整回路の開発を行い，ウェーブパイプライン動作に悪影響を及ぼす遅延時間差が少なくなることが確認されました。
・出張先等においても，モバイル通信システム，公衆無線LANサービス，インターネットカフェ等におけるセキュリティ状況についての調査と，低消費電力でこれらの調査を行うことができる手法を提案しました。
|
| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
当初より若干遅れている部分もあるが，すでに必要なブロックの設計が完了しており，残りはチップ設計のみであるため，平成２７年度中に本研究の完了が可能であることです。また，セキュリティ状況の調査に必要な機器の開発に関しては，当初は研究計画に含まれておりませんでしたが，この機器を開発することで従来よりも大幅な電力削減が可能になり応用が可能になります。以上から，総合的に判断しおおむね順調に進展していると判断いたします。
|
| Strategy for Future Research Activity |
今後の研究においては，これまで開発したブロックを使用して，ウェーブパイプライン向けの再構成可能なホストベースIPSプロセッサの開発とこのプロセッサの評価を行います。研究成果については査読付き論文として投稿します。
|
| Causes of Carryover |
チップ設計を次年度に実施するためです。
|
| Expenditure Plan for Carryover Budget |
チップ設計のための費用として使用します。
|
