2015 Fiscal Year Annual Research Report
超小形スイッチトキャパシタデジタル電力増幅器の開発
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25420277
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| Research Institution | National Institute of Technology, Kumamoto College |
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Principal Investigator |
大田 一郎 熊本高等専門学校, その他部局等, 教授 (60149995)
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| Co-Investigator(Kenkyū-buntansha) |
寺田 晋也 熊本高等専門学校, その他部局等, 准教授 (70455179)
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| Project Period (FY) |
2013-04-01 – 2016-03-31
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| Keywords | デジタルアンプ / スイッチトキャパシタ / D-Aコンバータ / D級増幅器 / デジタル電力増幅器 / コイルレス / 小形軽量 / 集積化 |
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| Outline of Annual Research Achievements |
本研究では，デジタル選択方式のスイッチトキャパシタ（SC）を用いたデジタル電力増幅器を開発した．初年度（H25）は5ビット入力のデジタル電力増幅器の特性を明らかにして，実用化に向けた16ビットの回路を設計解析した．その結果，設計通り動作することは確認できたが，軽負荷時の効率低下と出力電圧リプルにより16ビットの精度を保てないことが分かった．次年度（H26）は，これらの問題点を解決するために，キャパシタの充電方法を見直し，電荷配分を2相クロックで行えるように回路を改良し，入力ビット数が増えてもクロックの相数が増加しない回路を開発した．
最終年度（H27）は前年度の改良に加え，放電時のデッドタイムをなくし，平滑キャパシタを取り除いた回路を提案し，その特性を明らかにした．その結果，従来方式との比較により，以下の成果が得られた．(1)動作速度が等しいスイッチを用いた場合，クロック周波数を約8.5倍に高速化し，出力電圧のステップ数を増加できた．(2)負荷抵抗1.2kΩの軽負荷時では，出力周波数を直流から20kHzまで変化しても99%以上の極めて高い効率の周波数特性が得られた．(3)負荷抵抗を8Ωにした場合では，100Hzの出力周波数において従来回路よりも約0.8V高い出力電圧で，効率は約4.4%改善された．これは提案回路で平滑キャパシタを除去したことによる影響が大きく，また，クロックの相数を減少させてクロック周波数を高速化し，出力電圧リプルを減少させることができたためである．
本研究の原理は各キャパシタ電圧が2進数の各桁の重みに比例するように充電されることを利用している．本研究を行う中で，この原理をn進数に拡張することで，入力電圧あるいは電源電圧をJの±K乗倍で昇降圧できる冪乗昇降圧形SC電源を考案できた（JとKは整数）．今後の研究の展開としてこの回路について，開発を行う予定である．
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