2013 Fiscal Year Research-status Report

容量型センサの低消費電力・ディジタル出力型信号処理システムに関する研究開発

Research Project

Project/Area Number	25420329
Research Category	Grant-in-Aid for Scientific Research (C)
Research Institution	University of Yamanashi
Principal Investigator	小川覚美山梨大学, 教育学研究科(研究院), 准教授 (40252168)
Project Period (FY)	2013-04-01 – 2016-03-31
Keywords	センサ信号処理 / CMOS集積回路 / スイッチドキャパシタ回路
Research Abstract	平成２５年度の実施内容を以下に示す。まず従来のアナログ・ディジタル(A/D)変換器を用いた差動容量型センサの信号処理回路の性能を検証した。次に、ディジタル出力型の小型・低消費電力の新しい容量・時間(C/T)変換を用いた差動容量型センサの信号処理回路を提案し、回路シミュレータHSPICEを用いたシミュレーションと個別部品を用いた試作回路によって動作確認を行った。この回路は、時間・ディジタル(T/D)変換機能を含んでおりディジタル出力が得られる。シミュレーションによって11.3ビット精度と10kspsの処理速度、試作回路によって10.3ビット精度と8kspsの処理速度で容量差をディジタル値に変換できることを示した。更に、提案回路の集積回路(IC)レイアウト設計を行い、VDEC(東京大学大規模集積化システム設計教育研究センター)をとおして0.18um CMOSプロセスでチップ試作を行った。試作チップにはTEG(Test Element Group)回路として演算増幅器、コンパレータ、カレントミラー回路も含まれており、これらの回路と共に提案回路の特性の評価を行っている。ここで提案した差動容量型センサの信号処理回路は差動容量型センサの２つのキャパシタの容量差と容量和の比に比例したディジタル値を出力することができセンサの温度依存性を相殺でき、また回路内で発生する誤差の要因を回路的に相殺し、高精度の信号処理を可能とする構成となっている。また、従来のアナログ・ディジタル(A/D)変換器を必要とせず、回路の小型・低消費電力化が可能である。
Current Status of Research Progress	Current Status of Research Progress 2: Research has progressed on the whole more than it was originally planned. Reason 平成２５年度は、新しいC/T変換を用いた差動容量型センサの信号処理回路については、回路の設計を行い、回路シミュレータHSPICEを用いたシミュレーションと個別部品を用いた試作回路によって動作確認を行った。更に、ICレイアウト設計を行い、VDECをとおして0.18um CMOSプロセスで提案回路のアナログ部の試作集積化までを行った。ICレイアウト設計及び試作集積化は平成２６年度に行う予定であったが、まず0.18um CMOSプロセスで回路を試作集積化することにより設計どおりの回路特性が得られるかを確認しておく必要もあることから、予定よりも進めて実施した。その代わり、平成２５年度に行う予定であった容量・周波数(C/F)変換を用いた信号処理回路については平成２６年度に行う予定とした。平成２５年度に試作したチップの特性評価は現在実施中であるが、設計どおりの動作をしない、あるいは動かない回路があり、その原因を現在検証しているところである。その結果を踏まえて、C/F変換を用いた信号処理回路を含めたチップ試作を平成２６年度内に行う予定である。
Strategy for Future Research Activity	平成２５年度にできなかったC/F変換を用いた差動容量型センサの信号処理回路の設計・評価については平成２６年度に行う予定である。平成２５年度に試作したチップが正常に動作しないという問題については、原因を解明し再び試作を行うと同時に、VDEC以外の集積回路の試作サービスの利用も検討していく。また、研究申請時には、最終的に回路のディジタル部はFPGA(Field Programmable Gate Array)を用いて構成する予定であった。しかし、FPGAを用いた場合、回路合成を行う毎に回路の遅延時間が変化するという問題が生じ、時間・ディジタル(T/D)変換回路部分には用いることができないことがわかった。そのため、最終的に提案回路を集積化する際にはアナログ・ディジタル混載チップにする必要がある。ICレイアウト設計時間の短縮及び設計どおりの試作チップを作るという点からも、VDEC以外の集積回路の試作サービスの利用も検討する必要があると考えている。
Expenditure Plans for the Next FY Research Funding	平成２５年度の経費の中で旅費とその他には国際会議出席のための経費が含まれていた。しかし、日程が調整できず、国際会議への出席ができなかった。そのため、国際会議出席のための経費分によって次年度使用額が生じた。次年度使用額400,000円は、平成２６年度に国際会議出席のために使用する予定である。