2013 Fiscal Year Research-status Report
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25420344
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Research Institution | Nihon University |
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Principal Investigator |
佐伯 勝敏 日本大学, 理工学部, 教授 (60256807)
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| Project Period (FY) |
2013-04-01 – 2016-03-31
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| Keywords | デバイス / ニューロンモデル / セルラーニューラルネットワーク / ロバスト / 低容量 / 集積回路 / ＶＤＥＣ / 試作 |
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| Research Abstract |
(1)低容量化ニューロンモデルの提案および試作 ネットワーク全体回路の実装面積を削減するために，個々のニューロンモデルの細胞体部を構成しているコンデンサ2個の容量値を小さくする回路構成について新たに提案した。これまでは，1pFの容量を使用していたが，32fFで動作することをシミュレーションにて確認した。容量に溜まった電荷を強制的に引き抜くようMOSFETを新に追加した回路構成について検討を行い，実際にVDEC(大規模集積回路設計教育センター)を通し，TEGの作成も含め試作設計を行った。
(2)ロバスト性を有するニューロンモデルの提案および試作 ニューロンモデルの個数を増やすことで，ある程度ロバスト性を確保することが可能と考えられるが，よりロバスト性を上げるために個々のニューロンモデルに着目した。ニューロンモデル中の負性抵抗素子に対して入力部分に付加したレセプタモデルの負性抵抗素子を並列接続し，レセプタモデルから電流を補充することで電源電圧の動作範囲が広がり，外部入力により発振する他励振ニューロンモデルを構成し，回路シミュレータHSPICEにより，動作確認を行った。そして，VDECを通し，TEGの作成も含め試作設計を行った。
(3)容量結合型セルラーニューラルネットワークの提案および試作 隣り合ったニューロンモデルに対して結合するセルラーニューラルネットワークを構成する。申請者の提案するニューロンモデルは，出力を取り出す部分に膜容量に相当する容量を有しているため，容量結合をすることが容易である。すなわち，ある一つのニューロンモデルに対し，近隣のニューロンモデルは並列に接続されていることになるので，レイアウト中，トップメタルとその下層メタルの間で容量を構成するMIM容量の特徴を生かし，配線の引き回しを少なくすることが可能である。現在，回路シミュレータHSPICEにより，検討中である。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
研究実績の概要中に挙げた以下の内容について
(1)低容量化ニューロンモデル提案および試作。
(2)ロバスト性を有するニューロンモデル提案および試作。
(3)容量結合型セルラーニューラルネットワーク提案および試作。
(3)の試作は現在検討中であるものの，(1)～(3)の提案，および(1)～(2)の試作を行い，平成26年度に繋げられるため。
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| Strategy for Future Research Activity |
1)低容量化ニューロンモデル，ロバスト性を有するニューロンモデル，容量結合型セルラーニューラルネットワークの実装
前年度試作した低容量化ニューロンモデル，ロバスト性を有するニューロンモデル，容量結合型セルラーニューラルネットワークをプローバーと半導体パラメータ装置で測定し，不具合を修正したものを新に実装する。
2)仮想三次元構造のための学習モデルを有するセルラーニューラルネットワークの実装
学習モデルとしてSTDPモデルを提案し，試作を行う。それを基にセルラーニューラルネットワークの実装を行い，動作を確認する。
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