2014 Fiscal Year Research-status Report
| Project/Area Number |
25420344
|
|---|
| Research Institution | Nihon University |
|---|
Principal Investigator |
佐伯 勝敏 日本大学, 理工学部, 教授 (60256807)
|
|---|
| Project Period (FY) |
2013-04-01 – 2016-03-31
|
| Keywords | デバイス / ニューロンモデル / セルラーニューラルネットワーク / ロバスト / 低容量 / 集積回路 / VDEC / 実装 |
|---|
| Outline of Annual Research Achievements |
1)低容量化ニューロンモデル，ロバスト性を有するニューロンモデル，容量結合型セルラーニューラルネットワークの実装
ネットワーク全体回路の実装面積を削減するために，個々のニューロンモデルの細胞体部を構成しているコンデンサ2個の容量値（それぞれ1pF）を小さくする回路構成について昨年度新たに提案し，32fFで動作することをシミュレーションにて確認した。今年度は，ロバスト性を持たせるための回路設計にも十分考慮し，モンテカルロ解析を行い，1万回の解析においても動作することを確認した。そして，実際にVDEC(大規模集積回路設計教育センター)を通し0.18μmCMOSプロセスルールを用い実装した。その結果，シミュレーションと比較し，低周波数の発振になったものの，動作することを確認した。低周波数の原因は，PADの寄生容量によるものと考えられる。
なお，容量結合型セルラーニューラルネットワークの実装は，特別のプロセスを使用する必要があり，VDECの提供するプロセスルールでは実装ができない。そのため，新たに誘導結合型セルラーニューラルネットワークの回路構成について検討を行った。
2)仮想三次元構造の学習モデルを有するセルラーニューラルネットワークの実装
申請者は先に，パルスタイミングの時間差により学習状態が変化するSTDPの非対称型の特性とメキシカンハット型の特性を，一つの回路で得ることが可能なシナプス回路を提案している。今年度は，VDECを通し0.18μmCMOSプロセスルールを用い実装した。その結果，非対称型の特性を確認した。現在，メキシカンハット型の特性を確認中である。
|
| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
研究実績の概要中に挙げた以下の内容について
1)低容量化ニューロンモデル，ロバスト性を有するニューロンモデル，容量結合型セルラーニューラルネットワークの実装
2)仮想三次元構造の学習モデルを有するセルラーニューラルネットワークの実装
1)中，容量結合型はプロセスルールの影響により，他の方法を検討する必要があるが，ニューロンモデルについてはVDECを通し実装を行い，低容量化，ロバスト性を有することを集積回路にて確認を行っている。そして，2)中，学習モデルのSTDPの非対称型の特性については，VDECを通し実装を行い，集積回路にて確認を確認している。
ニューラルネットワークでの実装は現在検討中であるものの，ニューロンモデルの実装，および学習モデルの一つの特性は実装にて確認しており，平成27年度に繋げられるため。
|
| Strategy for Future Research Activity |
1)セルラーニューラルネットワークを用いた連想記憶モデルの検証
これまでに実装したモデルを用い，記憶の保持・想起を行い，連想記憶モデルについて検証を行う。
また，平成26年度の1)，2)の改良を行い，平成27年度に最終版として，チップに実装する。
|
