2013 Fiscal Year Research-status Report
セレクタ論理を利用し部分積項数を半減する差積演算回路設計とその画像処理応用
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25540021
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| Research Category |
Grant-in-Aid for Challenging Exploratory Research
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| Research Institution | Waseda University |
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Principal Investigator |
戸川 望 早稲田大学, 理工学術院, 教授 (30298161)
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| Project Period (FY) |
2013-04-01 – 2015-03-31
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| Keywords | セレクタ演算 / 差積演算 / 画像処理 |
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| Research Abstract |
平成25年度には基礎研究として【ステップ1】および【ステップ2】を実施した：
【ステップ1】差積演算 (a-b)×c は，大きく分けて，ビットごとの差積全体にかかわる【1-1. 部分積項の生成】とそれに対する【1-2. 生成された部分積項の数え上げ】の2つの工程から構成される．【1-1. 部分積項の生成】では，差積演算をまずビットレベルで展開し部分積項を生成する．部分積項のうちxi・zi + yi・zi という形式を持つセレクタ論理ペアを抽出し，これらを事前にセレクタ演算することで部分積項数を半減する．負項処理についてもセクレタ論理を応用することによって，その影響を最小限に押える．【1-2. 生成された部分積項の数え上げ】では，Wallace木とCPA加算器 (桁上げ伝搬加算器) を利用することを考えている．ここでの問題は，基本演算素子として3-2カウンタを用いるか，4-2 コンプレッサを用いるか，あるいはこれらを組み合わせるかにある．基本演算素子の構成について考察し，その具体的な構成方法の一例を構築した．最終的に差積演算回路の遅延あるいは電力をおおよそ35%～最大50%削減することを達成した．
【ステップ2】高速フーリエ変換 (FFT) に代表される画像処理の多くは差積演算を持つ．ここに【ステップ1】で構築した効率の良い差積演算回路を利用することができる．ここでの問題は最終加算にある．差積演算を完了した後，最終加算を実行すると差積演算と最終加算のそれぞれの桁上げ伝搬遅延が生じ回路動作が遅くなる．そこで，途中に生成される全部分積項を同時にセレクタ論理を適用することで，その部分積項数を半減し最終加算するというアプローチを想定した画像処理ハードウェアを構築した．その結果として遅延あるいは電力を20%～最大30%削減した．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
当初の目標が達成され，計画通りに進展している．
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| Strategy for Future Research Activity |
引き続き，セレクタ論理を利用した差積演算回路を画像処理に応用し，その効果を確認する．超解像処理をはじめ，さまざまなパラメータを持つ画像処理に適用することを想定している．
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| Expenditure Plans for the Next FY Research Funding |
平成25年度は，理論レベルの研究開発を中心に行った．そのため，FPGA基板を使用せずに理論的な研究が主たるものであり，次年度使用額が生じた．なお，予想以上に理論レベルの研究が進み，またシミュレーションにより多数の実験を行ったため，当初予定に比較して研究に遅れはない．
平成26年度は，FPGA基板ほか関連する消耗品を購入し，実アプリケーションに対して提案技術の有効性を評価する．
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