次世代超低電力メニーコアにおける設計最適化のための性能評価フレームワーク

2015 Fiscal Year Annual Research Report

• Project/Area Number: 25730027
• Research Institution: The University of Tokyo
• Principal Investigator: 中田 尚 東京大学, 情報理工学(系)研究科, 助教 (00452524)
• Project Period (FY): 2013-04-01 – 2016-03-31
• Keywords: メニーコアプロセッサ / 高速シミュレーション

Outline of Annual Research Achievements

メニーコアプロセッサの性能評価においては各コアの性能に加えて共有キャッシュの挙動を正しく解析することが重要である。特にアクセスの競合が性能に大きな影響を与えることが知られている。単一のアプリケーションであれば注意深く設計することで競合を回避することは可能であるが、複数のアプリケーション間の競合を予測することは困難である。そこでキャッシュの性能予測技術が重要になる。上記の課題に取り組むために、まずは実際のシミュレーション環境を構築し基本的なデータを取得した。
次に、高速なシミュレーションを実現するために、複数のリクエストの衝突は扱わず、個々のアクセスリクエストを独立にシミュレートすることを検討した。つまり、全てのリクエストを逐次的に処理することを検討した。衝突の確率が一定以下であれば、そのような近似を行っても精度は保たれ、高速なシミュレーションが可能となる。すなわち精度と速度のバランスを取ることが重要である。加えて、投機的な手法についても採用を検討した。具体的には並列プログラムの実行中において真に共有しているメモリ領域を参照するタイミングは限定されていると考えられる。そこで、予測や学習によって競合が発生しない領域については共有キャッシュのシミュレーションを簡略化することにより、さらなる高速化を目指す。
上記の方針について検討を進めたが、高速化と高精度の両立は非常に困難な課題であった。競合が与える性能への影響は大きいため、安易な省略は精度の大幅な低下を招いてしまう。それに対応するために高精度な競合予測が必要となるが、その実現も非常に困難であり、結果として速度と精度を十分な領域で両立することは実現できなかった。今回の知見を元に新たなブレイクスルーを模索していく予定である。