2013 Fiscal Year Research-status Report
スパッタエピタキシー法を用いた歪GeSn系チャネル素子の開発
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25820121
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Grant-in-Aid for Young Scientists (B)
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| Research Institution | Tokyo University of Agriculture and Technology |
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Principal Investigator |
塚本 貴広 東京農工大学, 工学(系)研究科(研究院), 助教 (50640942)
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| Project Period (FY) |
2013-04-01 – 2015-03-31
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| Keywords | ゲルマニウム / ゲルマニウムスズ / スパッタエピタキシー法 / 結晶成長 |
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| Research Abstract |
本研究では、スパッタエピタキシー法により作製した歪Ge1-xSnxを用いたp 型ドープチャネルFET のプロセス開発、およびデバイスの作製と特性評価に取り組んでいる。以下に研究実績の概要を示す。
１．Siプラットフォームへの歪GeSn系チャネルの形成
本研究では、スパッタエピタキシー法を用いたSi基板上への高品質なGeSn薄膜の形成に取り組んだ。具体的に取り組んだ課題は、①高抵抗Si基板上における平坦なGe薄膜形成技術の確立および、②GeSn薄膜の形成条件の最適化である。①の結果として、スパッタ電力の最適化により、高抵抗Si基板上において平坦Ge薄膜の形成を実現した。スパッタ電力とSi基板上におけるGe膜形成初期過程の相関関係を明らかにし、平坦Ge薄膜形成を実現した。②では、GeSn膜のスパッタ条件出しとして、GeとSnのスパッタ電力とGeSnにおけるSn添加率の関係を明らかにした。結果として、およそ6%のSn添加のGeSn薄膜の形成に成功した。これは、GeSnにおいて直接遷移を実現する可能性がある十分大きなSn添加率である。以上の結果を統合し、Si基板上へ平坦Ge薄膜を形成し、その上にGeSn薄膜を形成することにより、歪GeSn系チャネルの形成を試みる予定である。
２．バッファ層にGeSn薄膜を用いた歪Geチャネルの形成
本研究では、歪Geチャネル作製に向けて、Si基板上への平坦GeSn薄膜の形成に取り組んだ。結果として、様々な抵抗率をもつSi基板上へのGeSn（Sn添加率6%）薄膜の形成を試みたところ、Si基板の基板抵抗率が高い場合において、GeSn薄膜の平坦性が向上することがわかった。基板不純物密度とGeSnの表面平坦性の関係を明らかにし、平坦GeSn薄膜形成に成功した。今後は、本研究で見出した基板不純物の効果を明らかにし、平坦GeSn薄膜形成技術の確立に取り組む。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
本年度では、高速デバイスに向けたチャネル層のためのGe、GeSnの結晶成長に主に取り組んでおり、チャネル層として応用が期待される平坦性やSnの添加率を実現しており、おおむね良好な結果を得ている。さらに、新しい現象として、Si基板不純物の効果も得られており、これは本研究の遂行を大きく促進するものである。これらの結果を統合して、平成２６年度は、電気的特性に主眼をおいて、Ge、GeSnチャネル層の形成とその評価、およびデバイスへの適応を行っていく予定である。
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| Strategy for Future Research Activity |
今後取り組む課題は、１．不純物導入による移動度の評価および向上、２．ゲート電極設計に関する検討、３．シミュレーションによるデバイス構造最適化及びp 型トランジスタの作製と評価である。
＜不純物導入による移動度の評価および向上＞歪Ge 薄膜中へ高濃度の不純物を導入することにより、移動度の向上を目指す。チャネル層形成におけるGe スパッタと同時にガリウムドープされたGe を同時にスパッタすることにより、不純物濃度を制御する。不純物濃度とキャリアの散乱との関係や歪量と不純物濃度の関係を明らかにし、チャネル層の高移動度化に関する検討を行う。
＜ゲート電極設計に関する検討＞デバイス作製に向けた電極設計を行う。ゲート電極とキャップ層とのショットキー接触、ソース・ドレイン電極とキャリア層とのオーミック接触の実現を目指す。GeSnにおいては、Au電極によるオーミック特性、Ti電極によるショットキー特性の取得を試みる。Ge は金属界面においてフェルミレベルがある一定の値にピン止めされるため、ゲート電極におけるショットキー接触を実現することが困難である。酸化膜の導入や新たに異種半導体を挿入することによりショットキー接触の取得を試みる。ゲート電極の候補としては、Au、Pt、Niを試す予定である。また、オーミック接触はAu電極を用いて実現する。
＜シミュレーションによるデバイス構造最適化及びp 型トランジスタの作製と評価＞高速化を目指したデバイス構造の最適化を目的として、デバイスシミュレーションソフトであるATLAS を用いたデバイス構造の検討を行う。次に、歪Ge を用いたp 型トランジスタを実際に作製し、デバイス特性の評価を行う。得られた特性をシミュレーション結果と比較検討することにより、デバイス構造の改善や技術的課題を明らかにし、さらなる高速動作可能なp 型トランジスタ構造の設計指針を提案する。
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Research Products
(2 results)
