2013 Fiscal Year Research-status Report
単電子効果起因エラー耐性を有する極微細NANDフラッシュメモリシステムの構築
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25820148
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Grant-in-Aid for Young Scientists (B)
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| Research Institution | Shinshu University |
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Principal Investigator |
宮地 幸祐 信州大学, 工学部, 助教 (80635467)
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| Project Period (FY) |
2013-04-01 – 2016-03-31
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| Keywords | NANDフラッシュメモリ / ランダムテレグラフノイズ / デバイスシミュレーション / 離散不純物分布 |
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| Research Abstract |
平成25年度では極微細NANDフラッシュメモリのエラー源となるランダムテレグラフノイズ（RTN）の三次元デバイスシミュレーションによる評価・解析と解析結果のモデル化、およびそのための環境構築を中心に行った。RTNの原因となるNANDフラッシュメモリセルにおける離散不純物・離散欠陥を取り扱うことができるよう半導体理工学研究センターが所有するシミュレータHyENEXSSを利用した。統計データを取るために多数のデバイスシミュレーションを実行する必要があるため、東京大学情報基盤センターのスーパーコンピュータの利用も行っている。
RTNの評価・解析では、NANDフラッシュメモリセルのチャネル不純物濃度と制御ゲート構造に着目してRTN強度を評価した。RTN強度はトランジスタのチャネル不純物の位置や個数に依存することが知られており、電流が集中しやすいチャネル端に欠陥がある場合にRTN強度は増すとされていた。しかし、NANDフラッシュメモリのように書き込み非選択セルの浮遊ゲートへの電子誤注入を防ぐためにチャネルに高電圧(8V)がかかる場合、チャネル不純物濃度は既存報告と比べて低く、電流はチャネル中央部を流れるためにRTNはチャネル中央部で強くなることが明らかになった。また、20nm世代以下においては制御ゲートの構造が加工の制約上平坦になるため、その影響についても周囲のデータパターンを変えながら評価した。片側の隣接セルが書き込み状態の時、RTNの強度はその反対の隣接セル側のチャネルに欠陥があると大きくなることが知られている。制御ゲート構造が平坦になることで、より隣接セルとの浮遊ゲート間の容量結合が増えるため、より隣接セルがRTN強度に与える影響が増すと考えていたが、それが相対的に減少する可能性があることが判明した。また、これらの解析結果から統計的エラーモデルの構築を開始した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
本年度購入した計算機サーバへのデバイスシミュレータの導入に成功し、離散チャネル不純物の影響を取り込んだモンテ・カルロ三次元デバイスシミュレーションの実行により統計的なシミュレーションデータを得ることが出来た。それ以外にも、スーパーコンピュータを利用して並列計算実行が可能なシミュレーション環境も構築できた点が大きいと考えている。NANDフラッシュメモリセルはロジックトランジスタに対して複雑なトランジスタ構造をもつためにシミュレーションの計算量自体多い上に多数のシミュレーションサンプルが必要なため、非常に多くのCPUコアを使用できるスーパーコンピュータの利用が有効であることが示された。
また、当初の予想に反してNANDフラッシュメモリセルではチャネル端ではなく中央部のRTN強度が高く、新しい制御ゲート構造では隣接セルがRTN強度に与える影響がこれまでの構造と比べて異なる可能性があることが新たに明らかになった点も評価したい。しかし、その一方でRTNに影響を与えるパラメータや物理が次第に明らかになるにつれて探索すべき要項が多く残されている。さらに得られたRTN強度がNANDフラッシュメモリのビットエラーレートにどれほど寄与するかを結びつけるエラーモデルの作成について取り組み始めたが、エラーの実測が困難な中で、今後さらにRTN以外の電子保持特性や読み出し電圧の印加による誤書き込み（リードディスターブ）特性がビットエラーレートに与える量についても考量する必要があり、シミュレーションによる検証は膨大な時間を要することが考えられる。今後これらの時間が研究計画に及ぼす影響を加味していく。
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| Strategy for Future Research Activity |
平成26年度は当初の予定通り昨年度立ち上げた環境を基にRTNの評価、解析とモデル化を重点的に行う。また、エラー耐性システムの構築のための環境構築と基礎検討も行う。RTNの評価・解析では、昨年度から遂行している離散不純物および離散欠陥の位置や個数、データパターン、デバイス構造等をパラメータとした系統的なシミュレーションをさらに充実させ、RTN強度や頻度とそれぞれのパラメータとの相関を得ていく。統計データを拡充するためにもサンプル数の増加も検討していく必要があるが、シミュレーション時間が膨大になる可能性がある。そのため、RTNに与える影響が大きそうなパラメータを絞り込んでいく必要がある。また、予算に応じてよりスーパーコンピュータの利用を積極的に行うことも検討する。
エラーモデルの作成においては過去にSRAMのRTNによる製品歩留り予測を行っている研究例や先行研究にあるNANDフラッシュメモリのRTNエラーモデルを参考に構築する予定である。所属機関を変更したことでNANDフラッシュメモリの実測評価ができない点でモデルの精度を直接検証できないため、文献値およびNANDフラッシュメモリのエラー評価に精通している中央大学竹内研究室とのディスカッションで対応する予定である。
エラー耐性システムの構築では、平成27年度のRTNエラー検知機構、エラー抑制符号化等の実装のための設計、評価環境構築を行う予定であるが、FPGAの設計環境構築が前倒せる可能性がある。しかし、一方で研究計画においてRTNエラー検知機構やエラー抑制符号の基礎検討、フィージビリティスタディへの時間配分が不足している。このため、拙速なハードウェア実装を避け、作成するエラーモデルを用いて提案システムの効果を確認できないかということも含めて、システムの検討を始めていく。
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| Expenditure Plans for the Next FY Research Funding |
必要なスペックの計算機サーバおよびストレージの購入価格が予定より低く済んだため。また、トランジスタの特性ばらつき解析のためにデバイスシミュレータHyENEXSSをスーパーコンピュータをこれまでに利用していた東京大学生産技術研究所平本教授との共同研究が実現し、予定していたスーパーコンピュータの利用料が少なくて済んだため。
平成26年度から多数のデバイスパラメータに対してRTNの解析を行っていくことが予想され、スーパーコンピュータの利用頻度が増えると思われる。そのため、スーパーコンピュータの利用料の増加が見込まれる。また、平本教授との研究打ち合わせのための旅費の増加も見込まれる。その他に、FPGA測定環境のための信号観測装置の購入を予定しているため、前年度未使用額と平成26年度経費を合わせて使用していく。
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