2015 Fiscal Year Annual Research Report
Ge-On-Insulator CMOSのキャリア輸送特性解明と性能向上手法確立
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26249038
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| Research Institution | The University of Tokyo |
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Principal Investigator |
高木 信一 東京大学, 工学(系)研究科(研究院), 教授 (30372402)
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| Project Period (FY) |
2014-04-01 – 2017-03-31
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| Keywords | MOSFET / ゲルマニウム / 移動度 / 反転層 / サブバンド |
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| Outline of Annual Research Achievements |
(1) 高品質・極薄GOI層形成技術 (1-1) 酸化濃縮法 ・・・酸化濃縮GOI形成後の追加酸化によりGOIの薄膜化を行い、10nm以下のGOI層の薄膜化に成功した (1-2) 貼り合わせ・スマートカットによるGOI層・・・スマートカットGOI基板をSi基板に貼り合わせ、GOI層の表裏を反転させるGOI構造において、RIEと熱酸化やプラズマ酸化の併用により、表面荒れを引き起こさずに極薄膜のGOI構造の形成する方法を提案した。特にプラズマ酸化を活用したディジタルエッチング技術による薄膜化によって、GOI膜厚をnmオーダーの精密制御できることを示し、10nm以下の膜厚のGOIを系統的に実現することに成功した。更に、貼り合せ界面としてAl2O3/GeOx構造を用いることでGOI裏面界面特性の品質向上が実現できることを示した。
(2) 極薄GOI MOSFETの作製技術・・・Ge MOSFETの特性向上と信頼性向上のための新しいゲートスタック構造として、ALD AlYO3膜にプラズマ酸化を施したGe MOS界面形成技術を提案し、価電子帯側においてslow trap密度の低減を実現した。更に、極薄膜領域でもソースドレインの寄生抵抗に電気特性が支配されないリセス型GOI MOSFETの作製技術を確立した。
(3) 極薄GOI MOSFETの実証とキャリア輸送特性の明確化・・・スマートカットGOI基板をSi基板に貼り合わせ、表裏を反転させて薄膜化するGOI MOSFETにおいて、貼り合せ界面にGeOxを挿入し界面特性を改善することで、チャネル移動度が向上すること明らかにした。またこの貼り合せ基板により、10 nm以下の膜厚のGOI MOSFETを実現し、最も薄いもので2 nmの薄膜のGOI MOSFETの動作に成功した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
(1) 高品質・極薄GOI層形成技術・・・酸化濃縮法やスマートカット基板の再貼り合せ技術により10nm以下のGOI層形成が実現できるようになった。特にGOI薄膜化に関しては、プラズマ酸化を用いたディジタルエッチング技術を開発し、10 nm以下の膜厚で、平坦な膜厚を維持しながら、精密にGOI膜厚を制御する技術の開発に成功し、極薄領域でも、順調にGOI層の形成が実現できており、研究は順調に推移している。
(2) 極薄GOI MOSFETの作製技術・・・極薄GOIにおけるMOSFETの輸送特性に関するintrinsicな性質を引き出すためには、良好なMOS界面が必要である。今年度、スマートカット基板の再貼り合せ技術において裏面MOS界面特性改善技術を導入し、移動度の向上が観測されており、より本質的な輸送特性評価が可能となった。更に、寄生抵抗を十分抑えて、極薄GOI MOSFETの移動度を直接測定できるリセス構造の素子を実証しており、研究は順調に推移している。
(3) 極薄GOI MOSFETの実証とキャリア輸送特性の明確化・・・プラズマ酸化により系統的にGOI膜厚を変化させた貼り合せ基板を用いて、最も薄い膜厚のものでGOI厚さ2 nmのバックゲート動作pMOSFET、およびGOI厚さ4 nmのフロントゲートpMOSFETの動作を実証しており、研究は順調に推移している。今後、これらの素子を用いて、移動度のGOI膜厚依存性の挙動やその物理機構を明確にしていく予定である。
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| Strategy for Future Research Activity |
(1) 高品質・極薄GOI層形成技術・・・今後、酸化濃縮法の酸化プロセス、特に温度サイクルや降温時間などを最適化して、GOI構造の品質を向上させると共に、移動度向上に有効な圧縮ひずみ量の最大化を目指す。更に、プラズマ酸化によるGOI層薄膜化プロセスを最適化して、平坦度の高い極薄のGOI層の形成を進める。更に、この最適化プロセスを(110)基板に適用する。
(2) 極薄GOI MOSFETの作製技術・・・ゲートスタック構造に関して、安定な素子動作のため、界面近傍の遅い準位量の低減を進め、その物理的起源を明確化していく。極薄GOI MOSFETにおいても、良好なソース・ドレイン領域が実現できるための
(3) 極薄GOI MOSFETの実証とキャリア輸送特性の明確・・・10 nm以下の膜厚のGOI構造の移動度の温度依存性、Ns依存性、バックゲート依存性などから、移動度を決めている散乱機構を明確にすると共に、GOI膜厚による移動度低下機構を明らかにする。また、更なる移動度向上のための指針を確立する。
(4) 極薄GOI MOSFETの性能向上技術・・・(110)GOI 圧縮ひずみを導入することにより、pMOSFETの性能の更なる向上を実現すると共に、(100)GOI pMOSFETと比較しながら、そのキャリア輸送特性を明らかにしていく。
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[Presentation] MOS Interface Control Technologies for Advanced III-V/ Ge Devices2015
Author(s)
S. Takagi, C. Y. Chang, M. Yokoyama, K. Nishi, R. Zhang, M. Ke, J. H. Han, and M. Takenaka
Organizer
228th Fall meeting of the Electrochemical Society, D04 - Semiconductors, Dielectrics, and Metals for Nanoelectronics 13
Place of Presentation
Hyatt Regency Hotel, Pheonix, Arizona, USA
Year and Date
2015-10-11 – 2015-10-16
Int'l Joint Research / Invited
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[Presentation] Ge/SiGe CMOS device technology for future logic LSIs2015
Author(s)
S. Takagi, W.-K. Kim, X. Yu, J.-h. Han, R. Zhang and M. Takenaka
Organizer
E-MRS Spring meeting 2015, Symposium K, "Transport and photonics in group IV-based nanodevices"
Place of Presentation
Lille Grand Palace, Lille, France
Year and Date
2015-05-11 – 2015-05-15
Int'l Joint Research / Invited
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[Presentation] Gate stack technologies for high mobility channel MOSFETs2015
Author(s)
S. Takagi, R. Zhang, C.-Y. Chang, J.-H. Han, M. Yokoyama and M. Takenaka
Organizer
2015 MRS Spring Meeting & Exhibit, Sympoium AA, “Materials for Beyond the Roadmap Devices in Logic, Power and Memory”
Place of Presentation
Moscone West Convention Cener, San Francisco, USA
Year and Date
2015-04-06 – 2015-04-10
Int'l Joint Research / Invited
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