2016 Fiscal Year Annual Research Report
Complementary vertical tunnel FET aiming for low voltage and high speed operation by heterostructure design and miniaturization
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26249046
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
宮本 恭幸 東京工業大学, 工学院, 教授 (40209953)
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| Co-Investigator(Kenkyū-buntansha) |
鈴木 寿一 北陸先端科学技術大学院大学, ナノマテリアルテクノロジーセンター, 教授 (80362028)
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| Project Period (FY) |
2014-04-01 – 2017-03-31
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| Keywords | トンネルFET / スタガード型ヘテロ構造 / 化合物半導体MOSFET |
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| Outline of Annual Research Achievements |
素子作製について、メサ幅の低減が必要であることから、20nm厚finFETを作成し、ゲート長14nmにおいてもトランジスタ動作が行えることを確認した。さらにその技術をn形トンネルFET研究に応用し、メサ幅20nm厚の素子においてトランジスタ動作を確認し、77mV/decのサブスレッショルドスロープを得た。また、測定時にゲート電圧掃引幅を大きくするとトラップが活性化することによって、そのサブスレッショルドスロープやSplit C-Vによって見積もられる移動度が大きく劣化することも明らかにした。その結果に基づき、30nm幅（ゲート電圧掃引-0.5V～1.5V時のサブスレッショルドスロープ90mV/dec）のデバイスのゲート電圧掃引を0Vからのスタートに変えることで、68mV/decまでサブスレッショルドスロープを低減できた。20nm幅のデバイスの方が同じ掃引幅ではサブスレッショルドスロープが低かったこと、また界面準位密度の低減が期待できるアニールを行う前であることから、今後60mV/decを下回る急峻な切替が充分可能になってきたことを示せた。
また、貼付形成された化合物半導体thin bodyチャネルにおける電子輸送現象についての検討を進め、界面準位分布に依存する電流低周波ノイズ指数を観測するとともに、予め半導体に高誘電率絶縁体の原子層堆積を施したうえで貼付を行うことで、膜厚揺らぎ散乱あるいは界面揺らぎ散乱による移動度低下を抑制できることを示した。
また、高誘電率ゲート絶縁膜におけるLorentz型電流ノイズスペクトルとPoole-Frenkel型リーク電流の解析から、絶縁膜内トラップ準位評価が可能であることを示した。
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| Research Progress Status |
28年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
28年度が最終年度であるため、記入しない。
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Research Products
(15 results)
