2014 Fiscal Year Annual Research Report
CMOS/スピントロニクス融合回路による不揮発性パワーゲーティング技術
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26249049
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
菅原 聡 東京工業大学, 像情報工学研究所, 准教授 (40282842)
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| Project Period (FY) |
2014-04-01 – 2019-03-31
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| Keywords | CMOS / SRAM / 低電圧 / 低消費電力 / パワーゲーティング / 不揮発 |
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| Outline of Annual Research Achievements |
本研究課題では，不揮発性メモリ素子とCMOSロジックの融合による超低消費電力・超低電圧ロジック技術の創出を行う．不揮発記憶の機能を活用し，スタンバイパワーを極限まで削減できる不揮発性パワーゲーティング技術（NVPG）を低電圧駆動下において実現するため，強磁性トンネル接合（MTJ）などの低電圧でも動作が可能な不揮発性メモリ素子に着目し，MTJとCMOSとの融合による不揮発性SRAM(NV-SRAM)や不揮発性フリップフロップ（NV-FF）などの双安定記憶回路技術を開発する．特に，これらのNVPGが可能な低電圧動作アーキテクチャについて開発を行う．本年度は，まず，MTJを用いたNV-SRAMの低電圧動作化について高精度シミュレーションから検討を行った．SPICEモデル関しては，CMOSデバイスについては20nmのFinFETのPTMを採用し，MTJには本研究者らの開発した高精度マクロモデルを採用した．NV-SRAMのセル構造としては最少サイズの設計を用いた．通常電圧動作，および0.5Vと0.3Vの低電圧動作についてノイズマージンを評価指標として，マイクロアーキテクチャの開発を行った．通常動作における読み出しと書き込みには，それぞれ適宜バイアスアシストを行うことで，十分なノイズマージンを確保できることがわかった．MTJへの書き込みについては，MTJのスピン注入磁化反転の特性上安定な不揮発書き込みにはVddの若干の昇圧が必要になるが，このエネルギーに関する影響についてはBreak-even time（BET）から評価した．その結果，通常電圧動作時と同程度BETで実現できることがわかった．したがって，NVPGに適応可能な低電圧駆動による低消費電力NV-SRAMが実現できることがわかった．ここで開発したアーキテクチャは，最少サイズのパワースイッチでも適応可能であることがわかった．また，MTJに比べてより低電圧動作に向いているスピントランジスタに関する基礎的な検討も行った．
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| Current Status of Research Progress |
Current Status of Research Progress
1: Research has progressed more than it was originally planned.
Reason
スピン注入磁化反転MTJを用いたNV-SRAMの低電圧動作に関して，ターゲットとしていた0.5Vおよび0.3Vで十分なノイズマージンを確保できるマイクロアーキテクチャを創出できた．また，通常電圧動作と同程度のBETを確保し，低電圧動作による十分な低消費電力化が実現できることを明らかにできた．NVPGで重要なパワースイッチについても検討し，最少サイズのパワースイッチの設計でも安定な通常動作とNVPG動作が実現できることを明らかにした．さらに，より低電圧動作に適したスピントランジスタの応用を検討するため，その基盤技術となるSiへのスピン注入の基礎データをとることに成功した．したがって，当初の予定以上に研究計画を進めることができたと結論できる．
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| Strategy for Future Research Activity |
MTJを用いたNV-SRAMについては，アレーレベルで前年度に開発したアーキテクチャの検討を行い，NV-SRAMの低電圧動作とNVPGの性能検証を行う．アレーレベルでは，スリープモードの援用やパワースイッチの削減等の新たなアーキテクチャ等の検討も行う．また，NV-FFについても検討を開始する．さらに，スピントランジスタを用いたNV-SRAMやNV-FFについて，特にスピントランジスタの構成法について検討を進める．
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