2015 Fiscal Year Annual Research Report
CMOS/スピントロニクス融合回路による不揮発性パワーゲーティング技術
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26249049
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
菅原 聡 東京工業大学, 像情報工学研究所, 准教授 (40282842)
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| Project Period (FY) |
2014-04-01 – 2019-03-31
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| Keywords | 集積回路 |
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| Outline of Annual Research Achievements |
本研究課題では，マイクロプロセッサやSoCなどのCMOSロジックシステムの待機時消費電力を高効率に削減できる不揮発性パワーゲーティング（NVPG）技術，およびこのアーキテクチャに必要となる不揮発性SRAM（NV-SRAM）などの不揮発性双安定回路技術を創出する．これらの記憶回路は通常の双安定回路と強磁性トンネル接合（MTJ）を用いて構成できる．NVPGでは，通常の動作時はMTJを双安定回路から電気的に遮断して，不揮発記憶は行わず通常の記憶回路として高速動作を実現し，電源遮断時にのみMTJに情報を不揮発に保持する．NVPGではBreak-even time（BET）とよばれる時間以上に待機が見込まれる時に電源遮断を行う．これとは別の待機時電力削減アーキテクチャとして，情報の記憶時に常に不揮発記憶を用いるノーマリオフ（NOF）がある．NOFはセンサーノードのような応用にはメリットがあると考えられるが．これをマイクロプロセッサやSoCにまで応用するという提案もある．本年度は，我々が前年度までに開発したNV-SRAMを両アーキテクチャに応用した場合のエネルギー性能を定量的に調べた．FinFETベースのNV-SRAMを用いて，上位階層のキャッシュを想定したメモリアレイを構成して，NVPG，NOF，通常SRAMの比較が可能なベンチマークシーケンスを用いて解析を行った．BETの読出／書込繰り返し回数nRW依存性のNVPGとNOFの大きな差が表れる．NOFでは、nRWの増加にともないBETが大きく増大し，不揮発記憶と電源遮断を繰り返すことでエネルギー削減の効果が小さくなる．一方，NVPGは，BETのnRW依存性は極めて小さく，電源遮断によって，はるかに効果的にエネルギーを削減できることがわかった．以上から，マイクロプロセッサやSoCへの応用ではNVPGの方が圧倒的に有利であることがわかった．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
待機時電力削減アーキテクチャとして近年注目を集めているNVPGとNOFについて，アレーレベルのエネルギー性能を，最先端CMOSデバイス（FinFET）を用いた場合について定量評価した．その結果，マイクロプロセッサやSoCへの応用についてはNVPGが圧倒的に有利であることを明らかすることができた．また，これに付随して，NV-SRAMのセル，パワースイッチの設計法を安定性，回路性能から確立することができた．また，MTJに変わるスピンデバイス（低バリア・スピンデバイス）についても検討を進めることができた．したがって，当初の予定通りに研究計画を進めることができたと結論できる．
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| Strategy for Future Research Activity |
本年度の本研究で開発した各種安定動作技術や，新しく開発したBreak-even time (BET)の削減アーキテクチャの導入を行い，さらなるエネルギー削減効率の向上が可能となる技術の開発を行う．また，BETの定量評価では周辺回路の効果も取り入れ，より正確に記述できるモデルを構築する．デバイスのプロセスモデルには，汎用性の高い数十nm世代のCMOSと最先端FinFETを用いる．また，現行のMTJに変わるスピンデバイスの検討も行う．また，低電圧化については，環境発電応用も検討する．
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