2016 Fiscal Year Annual Research Report
CMOS/スピントロニクス融合回路による不揮発性パワーゲーティング技術
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26249049
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
菅原 聡 東京工業大学, 科学技術創成研究院, 准教授 (40282842)
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| Project Period (FY) |
2014-04-01 – 2019-03-31
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| Keywords | 集積回路 / メモリ / 低消費電力 |
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| Outline of Annual Research Achievements |
本研究課題では，マイクロプロセッサやSoCなどのCMOSロジックシステムの待機時消費電力を高効率に削減できる不揮発性パワーゲーティング（NVPG）技術，およびこのアーキテクチャに必要となる不揮発性SRAM（NV-SRAM）や不揮発性フリップ・フロップ（NV-FF）などの不揮発性双安定回路技術を創出する．これらの記憶回路は通常の双安定回路と強磁性トンネル接合（MTJ）などの不揮発性メモリ素子を用いて構成できる．本研究課題で開発するこれらの不揮発性双安定回路では，通常の動作時はMTJを双安定回路から電気的に遮断して，不揮発記憶は行わず通常の記憶回路として動作させ，そして，電源遮断時にのみMTJに情報を不揮発に保持する．この方式によって，回路性能の劣化を生じることなく，双安定回路の不揮発化が可能となる．NVPGではBreak-even time（BET）とよばれる時間以上に待機が見込まれるときに電源遮断を行い，効果的にエネルギーを削減できる．
本年度は，前年度までに開発した基本アーキテクチャを取り入れたNV-SRMの試作を行った．65nmのCMOSプロセスを用いて試作結果から評価を行った．まず，セルでは，NV-SRAMで特に重要となる所望のMTJへの書き込み電流，仮想電源電圧（パワースイッチ）と安定性を同時に満足できる最適設計を行った（これまでのロバスト設計から最適設計に移行した）．そして，1ｋｂのセルアレイと周辺回路の設計を行い，SPICEによる動作確認と性能予測を行った．この性能予測では新たに周辺回路の影響も取り込んだBETの定式化も行った．試作したNV-SRAMの評価結果とシミュレーション結果との比較から，NV-SRAMのNVPGによるエネルギー削減効果を実証した．特にこれまでに開発してきたBET削減のためのセル・アーキテクチャの有効性を示すことができた．また，さらなるBET削減のため，低電流で書き換えが期待できる磁歪効果を用いた新しいMTJの提案とその性能予測も行った．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
これまでに開発してきたNV-SRAMのBET削減のためのセル・アーキテクチャを，周辺回路を含めたセルアレイについて，SPICEによるシミュレーションと，試作したチップの評価・解析結果から，その有効性を実証できた．特に，BETの削減アーキテクチャの導入の効果を示すことができた．この結果は，今後のNV=SRAMのキャッシュ応用への可能性を示すもので，研究計画は，大きく前進したと考えられる．特に実証主義のシリコンテクノロジーに対して，実測に基づく評価ができたことは意義が大きいと考えられる．今回の結果は，本技術のマイクロプロセッサやSoCにおけるコア内の１次キャッシュへの適応性を明らかにしたもので，研究計画は当初の予定以上に前進したと結論できる．
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| Strategy for Future Research Activity |
今後は，さらにアレイレベルや周辺回路に関するBETの削減アーキテクチャの開発を行い，エネルギー削減効率向上のための基盤技術を確立する．本年度に定式化した周辺回路を含んだNV-SRAMのBETを任意のメモリサイズに拡張を行い，NV-SRAMの各種キャッシュへの適合性の評価に進む．また，ウエアラブルデバイスなどにも応用できる低電圧駆動下でのNV-SRAMのアーキテクチャや，環境発電技術のとの融合なども検討する．
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