2017 Fiscal Year Annual Research Report
CMOS/スピントロニクス融合回路による不揮発性パワーゲーティング技術
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26249049
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
菅原 聡 東京工業大学, 科学技術創成研究院, 准教授 (40282842)
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| Project Period (FY) |
2014-04-01 – 2019-03-31
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| Keywords | CMOS / SRAM |
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| Outline of Annual Research Achievements |
本研究課題では，マイクロプロセッサやSoCなどのCMOSロジックシステムの待機時消費電力を高効率に削減できる不揮発性パワーゲーティング（NVPG）技術，およびこのアーキテクチャに必要となる不揮発性SRAM（NV-SRAM），不揮発性フリップフロップ（NV-FF）などの不揮発性双安定回路技術を創出する．特に，CMOS双安定回路と不揮発性メモリ素子である強磁性トンネル接合（MTJ）を用いた記憶回路技術とNVPGへの応用技術（アーキテクチャ）を確立する．最終目標はマイクロプロセッサやSoCのコアレベルにおけるNVPG技術の開発である．また，ウエアラブルデバイスなどにも応用できるNVPG技術についても検討する．
本年度は，昨年度までに本研究で開発したNV-SRAMセルのBreak-even time (BET)の削減アーキテクチャに加え，MTJへの書き込みを極力減らすことで，BETを削減する新たな階層型ストアフリー・アーキテクチャを開発し，NV-SRAMのNVPGに関するアーキテクチャを完成させた．そして，これまでに開発してきたアーキテクチャすべてを導入し，さらに周辺回路の効果もすべて取り入れ，NV-SRAMのBETの定量評価を行った．定量評価には高精度シミュレーションに加え，試作TEGから測定抽出した回路パラメータも用いた評価も行った．そして，これらの評価結果から，本技術のNV-SRAMを用いることで，マイクロプロセッサやSoCにおけるコアレベルのNVPGが実現可能であることを明らかにした．また，低電圧駆動におけるNVPGの基礎検討を進め，低電圧駆動デバイスによる双安定回路応用の検討を行った．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
NV-SRAMにおけるエネルギー削減アーキテクチャを予定通り完成することができた．また，新たなエネルギー削減方法についても開発することができた（新たな不揮発メモリへの書き込み削減法）．また，高精度シミュレーションと，試作TEGによる評価を行い，NV-SRAMによるNVPGの効果を明らかにすることができた．
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| Strategy for Future Research Activity |
平成30年度は，昨年度までに，本研究で開発を完了したNV-SRAMのBreak-even time (BET)の各種削減アーキテクチャ（各種セルレベル，アレイレベル，システムレベル・アーキテクチャ）のすべてを導入したNVPGキャッシュを想定して，このキャッシュにおけるNVPGの効果，特にBETおよび電力の削減効果の定量評価を行う．この評価にはシミュレーションと，試作TEGから測定抽出した回路パラメータも用いる．また，プロセッサ，SoCのコアレベルのNVPGを行う場合に必要となるNVPGキャッシュとともに必要となるリテンションFFについても検討を行い，コアにおけるNVPGへのエネルギー削減効果を明らかにする．そして，本技術によって，マイクロプロセッサやSoCにおけるコアレベルのNVPGが実現可能であることを明らかにする．また，NVPGの低電圧化や環境発電技術のとの融合なども検討する．
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