2018 Fiscal Year Annual Research Report
Nonvolatile power-gating technology based on CMOS/spintronics-hybrid CMOS circuits
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26249049
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
菅原 聡 東京工業大学, 科学技術創成研究院, 准教授 (40282842)
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| Project Period (FY) |
2014-04-01 – 2019-03-31
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| Keywords | SRAM / CMOS / パワーゲーティング |
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| Outline of Annual Research Achievements |
本研究課題では，マイクロプロセッサやSoCなどのCMOSロジックシステムの待機時消費電力を高効率に削減できる不揮発性パワーゲーティング(NVPG)技術，およびこのアーキテクチャに必要となる不揮発性SRAM(NV-SRAM)などの不揮発性双安定記憶回路技術を創出する．CMOS双安定回路と不揮発性メモリ素子である強磁性トンネル接合(MTJ)を用いた不揮発性双安定記憶回路技術とそのNVPGへの応用技術を確立する．特に，NVPGを実現する際に重要となるエネルギー削減効率に関する指標であるBreak-even-timeの削減技術を回路とアーキテクチャの両面から開発する．対象はマイクロプロセッサやSoCのコアレベルのNVPGとするが，スマートモバイルデバイスなどにも応用できる低電圧駆動下でのNVPGについても検討する．
本年度は，これまで開発してきたMTJを用いたNV-SRAMについて，昨年度に開発した階層型ストアフリー・アーキテクチャをさらなる高度化を行い，BETをさらに大幅に削減できるアーキテクチャを開発し，その評価を行った．これに昨年度開発したNV-SRAMのNVPGに関するリーク制御や書き込み電流削減に関するアーキテクチャや，周辺回路の効果もすべて取り入れ，NV-SRAMにおけるBETの総合的な評価を行った．また，IoTへの応用を考慮して，NV-SRAMの低電圧動作を可能とする設計法を確立し，この場合の電力削減率や，BETの評価を行った．また，擬似不揮発記憶を利用したリテンションフリップフロップの開発を行い，ロジック部のステイトリテンションにこのリップフロップを用い，キャッシュ部にNV-SRAMを用いたシステムの電力削減効果とBETの評価を行った．また，環境発電なども含む超低電圧駆動におけるNVPGの検討を進め，このようなNVPGシステムに期待される低電圧駆動デバイスPETによる双安定回路の設計技術を確立した．
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| Research Progress Status |
平成30年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
平成30年度が最終年度であるため、記入しない。
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