2015 Fiscal Year Annual Research Report
環境発電技術を用いた社会に溶け込むコンピューティング基盤の研究
| Project/Area Number |
26280013
|
|---|
| Research Institution | Kyoto University |
|---|
Principal Investigator |
石原 亨 京都大学, 情報学研究科, 准教授 (30323471)
|
|---|
| Co-Investigator(Kenkyū-buntansha) |
土谷 亮 京都大学, 情報学研究科, 助教 (20432411)
小野寺 秀俊 京都大学, 情報学研究科, 教授 (80160927)
|
|---|
| Project Period (FY) |
2014-04-01 – 2017-03-31
|
| Keywords | 電子デバイス・機器 / 低消費電力・高エネルギー密度 / エネルギー効率化 |
|---|
| Outline of Annual Research Achievements |
平成26年度に設計評価した回路を、２種類のプロセステクノロジ（65nm SOTBテクノロジと28nm FD-SOIテクノロジ）を対象に再設計し、実チップとして試作した。具体的には、極低電圧で安定的に動作するセルベースの完全ディジタルメモリを設計し、プロセッサチップのキャッシュメモリとして試作した。また、プロセッサの消費エネルギーを最小化する最適な電源電圧としきい値電圧はロジック部とメモリ部で異なることが事前の解析により明らかになったため、ロジック部とメモリ部で電源線とウェルを分離する設計を行った。65nm SOTBテクノロジを用いて試作したチップは評価ボードを用いて動作検証を行い、0.35V～1.2Vまでの広い電源電圧動作範囲で正常に動作することを確認した。平成26年度に構築した動的電圧調節のための理論が実プロセッサでも成立することを確認した。具体的には、１）プロセッサの活性化率や動作温度に依存して最適な電源電圧としきい値電圧が変わること、２）ニアスレッショルド電圧動作はサブスレッショルド動作よりエネルギー当たりの性能が高いこと、３）電源電圧がしきい値電圧より十分高い時にはしきい値電圧を適当な値に固定して電源電圧だけを性能要求に合わせて動的に調節することによりプロセッサの消費エネルギーを最小化できること、４）ニアスレッショルド電圧でプロセッサを動作させるときには電源電圧を適当な値に固定してしきい値電圧だけを性能要求に合わせて動的に調節することによりプロセッサのエネルギーを最小化できること、を実プロセッサチップによる実測実験により確認した。28nm FD-SOIテクノロジを用いて試作したチップにはしきい値電圧の動的調節を可能にするためのオンチップ基板バイアス生成回路を搭載した。28nm FD-SOIチップは現在納品待ちである。
|
| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
当初の計画に従って、前年度からアーキテクチャの検討を続けていたプロセッサを、２種類のプロセステクノロジ（65nm SOTBテクノロジと28nm FD-SOIテクノロジ）を対象に設計し、実チップとして試作した。65nm SOTBテクノロジのチップに関しては既に納品され、評価ボードを用いた実験により0.35V～1.2Vの電源電圧範囲で正常動作することを確認した。上記プロセッサの要素回路の設計最適化に関する研究成果は、論文誌1件（2015年7月に掲載）と国際会議4件、国内会議2件で発表した。上記の国際会議4件のうち1件（ASP-DAC2016）の発表でExcellent Student Author Award for ASP-DAC 2016を受賞した。また、当初の計画に従ってプロセッサの消費エネルギーを最小化するための動的電圧制御アルゴリズムの設計を行った。具体的には、プロセッサの活性化率と動作温度および要求速度に応じて電源電圧としきい値電圧を動的に調整しプロセッサの消費エネルギーを最小化するアルゴリズムを考案した。考案した方法は、オンチップで生成する電源電圧またはしきい値電圧の種類を減少させることを可能にし、プロセッサの低コストかと省エネルギー化の両立に貢献する。このアルゴリズムの基本的なアイデアは国際会議3件、国内会議1件で発表した。さらに、基板バイアスを動的に制御して消費電力を削減する基板バイアス生成回路を28nm FD-SOIプロセスを用いて設計した。事前に回路シミュレーション検証を行い、正常動作を確認した。チップは現在納品待ちであるが、納品され次第評価できる環境は整っている。環境発電システムに関しては、利用可能と考えられる様々な環境発電デバイスと環境発電システムに適した電圧変換回路を調査した。上述の通り研究は当初計画に従って概ね順調に進展している。
|
| Strategy for Future Research Activity |
平成27年度に試作したプロセッサの改善版を再度試作する。この試作評価実験のためにプロセッサコアライセンスを購入する。具体的には、昨年度の試作より2倍の種類の要素回路（スタンダードセル）を既に設計済みであり、この要素回路を用いてプロセッサを設計することにより大幅な性能向上が見込まれることをシミュレーションにより確認済みである。また、昨年度の試作に用いたオンチップメモリのおよそ半分の面積のオンチップメモリを既に設計しており、このオンチップメモリをプロセッサに使用することにより大幅な定消費電力化が見込まれることをシミュレーションにより確認済みである。前年度と同様、東京大学大規模集積システム設計教育研究センターのチップ試作サービスを利用して、上記の改良版要素回路を用いたプロセッサチップを試作する。65nm SOTBプロセスプロセステクノロジを利用する。当研究室では平成25年度より当該プロセステクノロジを利用した基本素子の開発を開始しておりその資産を最大限活用する。
過去に試作した環境発電ボードを発展させ、太陽光からだけでなく風力や振動あるいは圧力や熱などから効率良く電力を創りだす環境発電システムボードを試作する。複数のキャパシタバンクを用いて、環境から取り入れた電力をバッテリや各種機器へ適切にスケジューリングする技術を開発する。これにより蓄電効率と電圧変換効率を最大化することを狙う。
環境発電システムは、典型的には発電された電力の30～40%が蓄電および電圧変換の過程で浪費される。複数の発電素子とキャパシタバンクを搭載し、それらの接続を状況に応じて適切に変更することにより、キャパシタやバッテリへの蓄電や電圧変換に伴う電力損失を半減させることを狙う。これにより発電した電力の損失を（上記の30～40%から）約15%まで抑制することを目標とする。
|
| Causes of Carryover |
平成27年度に研究実証のための集積回路チップ試作を行ったが納品が当初の予定より遅れ平成28年5月になる見込みである。
|
| Expenditure Plan for Carryover Budget |
平成28年5月に納品予定の集積回路チップの経費として支出予定である。
|
Research Products
(11 results)
