2015 Fiscal Year Annual Research Report
寿命予測・障害予防・修復を可能とする集積回路の信頼性設計手法
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26280014
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| Research Institution | Kyoto University |
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Principal Investigator |
佐藤 高史 京都大学, 情報学研究科, 教授 (20431992)
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| Co-Investigator(Kenkyū-buntansha) |
廣本 正之 京都大学, 情報学研究科, 助教 (60718039)
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| Project Period (FY) |
2014-04-01 – 2017-03-31
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| Keywords | 電子デバイス / デバイス設計・製造プロセス / シミュレーション / デバイスモデル |
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| Outline of Annual Research Achievements |
特性劣化現象、およびそのデバイス毎のばらつきを観測するために、複数のプロセスを用いてチップ試作を行ってきている。前年度に開発した大規模アレイ回路では、1チップ上に約4000個のデバイスを搭載し、ストレス電圧を並列に印加することを可能とした。ただしこの回路を微細なプロセスで製造する場合、特定のバイアス・温度条件において、無視できない漏れ電流が観測される場合が有ることがわかった。漏れ電流が観測される条件をシミュレーションにより把握し、現在、漏れ電流対策を強化した回路の設計を行っている。
あまり微細でないプロセスにおいては、提案回路の正常な動作が確認されており有用なデータが得られている。この回路を効率よく、また時間精度よく測定するための自動測定環境を作成した。人間が読んで意味を理解しやすい制御プログラムを命令列に変換し、命令列をフィールドプログラマブルゲートアレイ（FPGA）が読み込んでバイアス印加時間を計測しつつ測定装置を制御する構成となっている。また、現在用いている市販の電圧・電流源による測定を超える、高サンプリングレートでの観測を実現するため、専用の高速A/D変換回路を FPGA から制御する測定環境を構築し、そのデバッグをおおむね終えている。今後、モデル改善のためのデータ取得をすすめる予定である。
作成したモデルに基づくアナログ回路、大規模ディジタル回路のシミュレーション環境を整えており、その結果が得られ始めている。デバイス劣化の進むゲートの負荷確率から、各論理ゲートの特性劣化を求める一連の手順を定義できた。これは、回路特性の予測、障害予知につながる重要な技術である。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
回路の特性変動の原因と考えられるキャリアの捕獲と放出にかかわるランダムテレグラフノイズ等を、18bit, 2Msps の高サンプリングレートで、長時間連続観測できる測定環境を整えた。また、この測定環境では、人間が読んで理解しやすい制御プログラムにより一連の測定を実施することが可能となっており、劣化と回復のバイアス条件を繰り返すような複雑な指示も誤りなく実行可能である。この環境による測定結果を今後、モデル化に生かしていく計画であるため、本研究課題にとって大きな進展であると考える。
さらに、アナログ回路・ディジタル回路双方について、特性変動モデルやばらつきモデルを用いたシミュレーションが新たに可能となった。特に、従来は小規模回路に限られていた回路特性劣化の予測を大規模回路において実施できる見通しを得られたことは、今後の回路特性の予測、障害予知に関する研究を進展させる重要な成果である。
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| Strategy for Future Research Activity |
本研究課題は、概ね当初の計画通り順調に進展している。来年度は研究のまとめの年度となるため、本研究の大きな目標である回路特性の予測、障害予知・対策回路を確実に実現するべく、複数の角度から研究に取り組む。
(1) 複数の製造プロセスについての回路試作・測定を通じて、特性変化に関係するモデルの汎用性を評価し、必要に応じてモデルを改善する。
(2) モデルに基づいて、アナログ回路およびディジタル回路の中・長期的な特性変動を予測するための、統計的シミュレーション環境を確立する。特に、代表的なアナログ回路であるメモリセルについて、その不良率を効率よく解析する方法の確立を目指す。また、ディジタル回路については、クリティカルパス等に含まれる多数のトランジスタの特性がばらつく場合について、不良（タイミング違反）率を高速に求める方法の確立を目指す。
(3) より一般的な大規模ディジタル回路に適用できる、ばらつき・劣化考慮ライブラリの実現を目指す。任意分布を正確に扱うことができるが時間のかかるモンテカルロ法、および精度に劣る可能性があるが高速なテーブルベースの解析手法の両面から検討を行う。また、大規模回路では、実行されるアプリケーションが変わることにより特性変動の大きい回路ブロックが変わることが考えられるため、障害が特に起こりやすい回路ブロックの特定方法について検討する。
これらの技術を統合的に用いて、障害を自己修復できるアーキテクチャの提案に結びつける。
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| Causes of Carryover |
研究実績の概要欄において説明している、特定条件下での漏れ電流の課題を改善した回路を現在設計中であるため。
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| Expenditure Plan for Carryover Budget |
特性改善を行った回路を、今年度の回路試作分に合わせて搭載する。その際の、面積増分に繰越額を充てる計画である。
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[Presentation] Mitigation of NBTI-induced Timing Degradation in processor2016
Author(s)
Song Bian,Michihiro Shintani,Zheng Wang,Masayuki Hiromoto, Takashi Sato, Anupam Chattopadhyay
Organizer
International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU)
Place of Presentation
Santa Rosa, CA, USA
Year and Date
2016-03-10 – 2016-03-11
Int'l Joint Research
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