2016 Fiscal Year Annual Research Report
Design space exploration of highly energy efficient processors by fine-grain 3-D IC stacking technologies
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26330058
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| Research Institution | Yamagata University |
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Principal Investigator |
多田 十兵衛 山形大学, 大学院理工学研究科, 助教 (30361273)
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| Co-Investigator(Kenkyū-buntansha) |
江川 隆輔 東北大学, サイバーサイエンスセンター, 准教授 (80374990)
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| Project Period (FY) |
2014-04-01 – 2017-03-31
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| Keywords | 三次元積層技術 / 計算機アーキテクチャ |
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| Outline of Annual Research Achievements |
本研究の目的は、三次元積層型プロセッサにおいて、構成要素の細粒度分割を行う事により、高エネルギー効率のプロセッサを実現することにある。
平成26年度の研究では、プロセッサ構成要素の細粒度分割手法の検討、および分割後の構成要素の三次元空間上での配置の最適化を試みる設計空間探索を行った。プロセッサの構成要素について、回路規模を変化させた場合の細粒度分割手法の影響を調査することを目的とし、三次元積層型乗算器のビット幅を変化させた場合の性能への影響について研究を行った。演算回路の規模および複雑さにより有効な分割手法が異なることが示され、今後の構成要素の細粒度分割の研究を進める上での指針となった。研究成果は国際会議IEEE 3DIC2014で発表を行った。
平成27年度の研究では、前年度の研究を基に三次元積層型浮動小数点演算器の設計およびチップ試作を行い、従来の二次元実装に比べ低消費電力化・高性能化が達成可能であることを示した。研究成果は国際会議IEEE 3DIC2015および電子情報通信学会ICD研究会で発表を行った。
平成28年度の研究では、前年度までの研究を踏まえ、複数の演算器から構成される計算ノードの低消費電力化および高性能化を目指し、新たに回路分割手法を提案した。提案手法に基づいて三次元積層型計算ノードの設計・評価を行い、三次元積層技術により計算ノードの低消費電力化・高性能化が達成可能であることを示した。成果は国際会議HEART2016、IEEE 3DIC2016、および国際学会ACMの論文誌で発表した。
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