2014 Fiscal Year Research-status Report
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26330065
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| Research Institution | Osaka University |
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Principal Investigator |
尾上 孝雄 大阪大学, 情報科学研究科, 教授 (60252590)
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| Project Period (FY) |
2014-04-01 – 2017-03-31
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| Keywords | VLSI / 機械学習 / アーキテクチャ |
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| Outline of Annual Research Achievements |
本研究では、さまざまな応用システムの要求に応じて柔軟に構造を変更しつつ、高速な識別処理を実現する機械学習専用のハードウェアエンジンを実装することを目的とする。具体的には、高い汎化性能を持つサポートベクタマシンの識別能力を維持しつつ大幅な高速化が可能であるソフトカスケード処理を適用し、これをデータの次元数、演算精度を容易に変更することができる再構成可能アーキテクチャとして実装する。
平成26年度は、サポートベクタマシンの高速化アーキテクチャとそのVLSI化設計を進めた。
サポートベクタマシンの高速化にはソフトカスケード処理を採用した。特徴ベクトルを複数に分割し、並び替えを行うことにより高速な識別処理が可能となる。これにより必要とされる弱識別器の数が劇的に減少した。
また、VLSI化設計では、入力特徴ベクトルを一旦メモリに格納し、パラメータ化された、弱識別器の語長とアクセス順に従って読み出しSVM計算部に入力する方法を採った。指定されたアクセス順序と弱識別器の語長から、特徴ベクトルの格納メモリ実アドレスを計算するアドレス生成部について、効率の良い計算機構を構築した。さらに、SVM計算部については、再構成可能VLSIアーキテクチャへの実装が容易なように、計算モジュール化を施した。
CoHOG（Co-occurrence Histograms of Oriented. Gradients）特徴を用いた実装結果では、乗算器個数を変更することで、所望性能に柔軟な回路規模での実装が可能なことを確認した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
柔軟な構成変更が可能となる機械学習専用ハードウェアエンジンについて、当初計画どおり、小型高性能を達成する計算機構を確立できた。また、それに適したハードウェア構成の綿密な検討を行い、初期実装した結果の評価により、所望性能と回路規模とのトレードオフが取れることを確認できた。
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| Strategy for Future Research Activity |
当初計画どおり、本研究で考案したハードウェアの実装をさらに深化させる。またソフトウェアツールを活用し実装結果の評価を行う。構成の変更とその機能性を確認することにより、提案方式が再構成可能な機能実装となっていることを確認する。
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| Causes of Carryover |
ハードウェア実装に用いる電子機器部品の調達について、研究の結果より小型化ができることが判り当初予定との差異が生じたため。
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| Expenditure Plan for Carryover Budget |
平成27年度導入予定の電子機器部品の予算と併せて、実装するハードウェアの性能を十分に引き出す物品を導入する予定である。
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[Journal Article] Reliability-Configurable Mixed-Grained Reconfigurable Array Supporting C-based Design and Its Irradiation Testing2014
Author(s)
H. Konoura,D. Alnajjar,Y. Mitsuyama,H. Shimada,K. Kobayashi,H. Kanbara,H. Ochi,T. Imagawa,K. Wakabayashi,M. Hashimoto,T. Onoye,H. Onodera
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Journal Title
IEICE Trans. on Fundamentals
Volume: E97-A
Pages: 2518-2529
Peer Reviewed
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