2015 Fiscal Year Research-status Report
タイミングエラー予測によるばらつき耐性を有するLSI設計技術に関する研究
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26330073
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| Research Institution | Waseda University |
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Principal Investigator |
史 又華 早稲田大学, 理工学術院, 准教授 (70409655)
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| Project Period (FY) |
2014-04-01 – 2017-03-31
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| Keywords | タイミングエラー / ばらつき耐性 / 低消費エネルギー |
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| Outline of Annual Research Achievements |
平成27年度には、①タイミングエラー予測精度を向上させる技術の構築・検証を行った。前年度提案したタイミングエラー予測・回避回路は、場合によってはタイミングエラーでないものをタイミングエラーと予測する可能性がある。この問題を解決するために、チェックポイント (CP)の設置場所、CPの個数、及びその最適化など予測精度を向上させる設計技術に関する研究を行った。様々な演算回路にタイミングエラー予測・回避回路を導入し、最大動作周波数を平均1.71倍、最大1.77倍に向上させることを達成した。改良前の手法と比較すると、最大動作周波数を平均1.15倍、最大1.3倍に向上させることを確認した。②昨年度までは、タイミングエラーが起きると予測した場合には、クロックゲーティングを考えている。しかし、超大規模回路へ適用する際には、全てFlip-Flopのクロック信号を止めるのは困難である。そのため、本年度はフリップフロップの動作とラッチの動作を動的に切り替えることによりタイミングエラー耐性を実現するTiming Borrowing Flip-Flop（TBFF)を提案した。TBFFを用いて、回路動作時タイミングエラーをIn-situ検出/修復ができる。Hspiceシミュレーションによる評価を行い、従来手法と比較して消費エネルギーを最大20.6%削減できることを確認した。③更に、回路のエネルギーを最小化するために、タイミングエラーを予測し、回路動作中の処理によりタイミングエラーを回避する adaptive voltage scaling （AVS）回路を提案した。予測回路を用いてAVSを行い、定格電圧より低い電圧で回路を動作させる。提案手法と従来技術に比較して、4.7%の面積オーバーヘッドで73.2%エネルギーの削減を達成した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
本年度は、処理性能・消費電力・信頼性を最大限引き出すことが可能なLSI設計技術に関する研究を実施した。また、次のステップとして、オーバヘッド（エネルギー、面積及び回復時間）を削減する設計技術に関する研究も行った。以上より、本年度の研究状況は当初の計画通り順調に進んでいると考える。
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| Strategy for Future Research Activity |
平成28年度は本研究の最終年度であり、これまでの研究成果を基づいて既存設計の問題点を解決することを加え、処理性能・消費電力・信頼性を最大限引き出すことが可能なLSIチップ設計を目指す。最後に、大規模回路へ実装し、実チップ試作を通して提案設計技術全体を実証・評価する。
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| Causes of Carryover |
本助成金で設計実証のため消耗品を計画していたが、既存備品を使用したこととなった。本研究には支障はなかった。
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| Expenditure Plan for Carryover Budget |
平成28年度は、チップ試作実証における部品などの購入を予定している。
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